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          一種DDS的優(yōu)化設(shè)計(jì)

          作者: 時(shí)間:2011-08-26 來(lái)源:網(wǎng)絡(luò) 收藏
          當(dāng)MSB-1為‘0’(一,三象限)時(shí),對(duì)查找地址phase(5...0)不做任何處理;當(dāng)其為‘1’(二,四象限)時(shí),對(duì)phase(5...0)取反。ROM的輸出為10位數(shù)據(jù),其中最高位為符號(hào)位。當(dāng)MSB為‘0’(一,二象限)時(shí),輸出信號(hào)符號(hào)位為‘0’,低9為ROM中的幅度數(shù)據(jù);當(dāng)其為‘1’(三,四象限)時(shí),輸出信號(hào)符號(hào)位為‘1’,低9位為ROM中的幅度數(shù)據(jù)的相反數(shù)的補(bǔ)碼。ROM的VHDL實(shí)現(xiàn)的主要部分如下:

          本文引用地址:http://www.ex-cimer.com/article/187371.htm

            architecture Behavioral of rom is

            signal sin:STD_LOGIC_VECTOR(8 downto 0);

            signal temp:STD_LOGIC_VECTOR(5 downto 0);

            begin

            temp=phase when MSB-1=′0′ else

            not phase;

            process(temp)

            begin

            case temp is

            when ″000000″=>

            sin=″000000000″;

            …… --正弦查找表由MATLAB生成

            end case;

            end process;

            data_out=″0″ sin when MSB=′0′ else

            ″1″ not sin+″000000001″;

            end Behavioral;

            2.3 同步接口電路設(shè)計(jì)

            在使用時(shí),需要為其提供頻率控制字K的值,一般通過(guò)中央控制單元MCU來(lái)完成,其以數(shù)據(jù)總線及寫(xiě)時(shí)鐘信號(hào)的方式與FPGA內(nèi)的實(shí)體進(jìn)行通訊,同時(shí)在FPGA內(nèi)部又是在本地時(shí)鐘fc驅(qū)動(dòng)下運(yùn)行。由于MCU的寫(xiě)時(shí)鐘和FPGA內(nèi)的本地時(shí)鐘異步,兩者之間進(jìn)行通訊難免存在數(shù)據(jù)不穩(wěn)等問(wèn)題,特別是在通訊速度較高時(shí),這一異步接口問(wèn)題會(huì)更加突出。為了實(shí)現(xiàn)異步接口的同步化,本文提出了如圖3所示的接口同步電路。

            

          異步接口同步處理電路

          關(guān)鍵詞: DDS 優(yōu)化設(shè)計(jì)

          評(píng)論


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