PCM串行數(shù)據(jù)流同步時鐘提取設計

摘要：為了產(chǎn)生語音調(diào)度系統(tǒng)中數(shù)據(jù)接收端異步接收PCM30／32路一次群串行數(shù)提流所需同步時鐘的目的，采用以分頻計數(shù)器為基礎模塊，輔以相位校正和誤校正處理模塊從已知速率PCM數(shù)據(jù)流中提取同步時鐘信號的方法，利用可編程邏輯器件和Verilog HDL硬件描述語言對該方法進行實現(xiàn)和仿真驗證。結果表明該方法能夠有效地利用已有串行數(shù)據(jù)流產(chǎn)生具備合適相位的同步采樣時鐘信號。
關鍵詞：同步時鐘；PCM；CPLD；Verilog HDL

O 引言
在各種基于PCM30／32路一次群系統(tǒng)、能夠接入公共電話通信網(wǎng)的專用匯接調(diào)度設備中，目前廣泛采用的設計方式為利用MCU控制多種專用集成電路(ASIC)協(xié)同工作，完成對語音調(diào)度數(shù)據(jù)的接收、疊加、分組交換等操作，此類設備在可實現(xiàn)功能和用戶規(guī)模等方面都受到所采用ASIC本身功能特性的限制，因此，雖然針對某一特定應用的匯接機、調(diào)度機品種很多，但仍很難滿足所有的應用需求，對于一些特殊功能需求往往要進行單獨設計，在很大程度上增加了用戶的使用維護成本。
近年來隨著通訊技術和集成電路技術的發(fā)展，可編程邏輯器件及SoC設計在各種應用設計中大量被應用，在通信系統(tǒng)中，可編程邏輯器件的應用范圍同樣越來越廣。利用可編程邏輯器件相對于使用獨立器件進行語音調(diào)度數(shù)據(jù)編解碼、交換疊加等處理操作，在提高系統(tǒng)性能與集成度以及降低成本方面均有極大優(yōu)勢。同時，利用可編程邏輯器件能夠針對應用需求進行系統(tǒng)設計，突破傳統(tǒng)設計方式受器件限制較大的弊端。
對實現(xiàn)語音調(diào)度功能的可編程邏輯芯片來說，時鐘信號的同步可以有兩種模式：主模式和從模式。如果是在已有的交換平臺或通訊系統(tǒng)上增加設計其他語音調(diào)度功能，則已有外部時鐘系統(tǒng)難以被改變也不宜改變，這時語音調(diào)度電路應采用從模式來同步。而對于全新設計的語音調(diào)度設備來說，就可以采用主模式的時鐘同步模式，由可編程器件產(chǎn)生時鐘及同步信號供芯片本身和外圍電路器件使用，使得外圍電路設計更為簡潔。
在時鐘同步采用從模式設計方式時，芯片需要從接收到的串行數(shù)據(jù)流中提取時鐘信號以便正確可靠地進行串行數(shù)據(jù)流接收，這是匯接調(diào)度設備接入已有通信網(wǎng)絡進行語音調(diào)度數(shù)據(jù)處理的首要條件。
針對這個問題，文中介紹了一種從串行PCM數(shù)據(jù)流中提取同步時鐘的方法。

1 PCM一次群數(shù)據(jù)流同步時鐘提取方法
1．1 同步時鐘提取基本設計
我國和歐洲在電話語音通信使用PCM30／32路一次群傳輸系統(tǒng)中，通常串行數(shù)據(jù)速率為8 000幀×32時隙×8 =2．048 Mb／s，實際應用的各類語音調(diào)度系統(tǒng)中數(shù)據(jù)傳輸大都以該速率進行。在PCM串行數(shù)據(jù)流中，各碼元之間的相對位置是固定不變的，為了在數(shù)據(jù)流中區(qū)分出一個個的數(shù)據(jù)碼元，接收端必須具備對應數(shù)據(jù)流的同步時鐘信號，從而進一步正確接收PCM串行數(shù)據(jù)。
接收端數(shù)據(jù)流同步時鐘信號提取功能模塊基本工作原理是以一個3位計數(shù)器count1對16．384 MHz(PCM串行數(shù)據(jù)流速率8倍)全局時鐘信號進行8分頻，計數(shù)器最高位作為同步采樣時鐘信號輸出，由全局時鐘上升沿驅(qū)動。在計數(shù)值跳變至0和4時，分別輸出同步時鐘的下降沿和上升沿。
作為常用時鐘源的石英晶體振蕩器具有比較好的長期頻率穩(wěn)定性，但作為全局時鐘輸入在產(chǎn)生同步時鐘過程中，由于晶振實際頻率與標稱頻率相對偏差所產(chǎn)生的誤差隨時間推移而累積，造成本地同步時鐘相位漂移(相對于串行數(shù)據(jù)流中包含的時鐘信息)，所以需要不斷調(diào)整輸出同步時鐘相位才能夠保證接收過程不出現(xiàn)失步，這一點通過在分頻計數(shù)過程中調(diào)整計數(shù)器count1的計數(shù)值來實現(xiàn)。
進行相位調(diào)整時，在全局時鐘驅(qū)動下檢測到一個PCM信號上升沿到來后，即在一個碼元的開始時刻，改變分頻計數(shù)器count1中計數(shù)值為0，繼續(xù)計數(shù)到4時同步時鐘上升沿出現(xiàn)，其位置在PCM數(shù)據(jù)流一個碼元范圍的正中間，從而保證時鐘信號相對于輸入數(shù)據(jù)流具有合適的建立時間和保持時間。
實測某型16．384 MHz晶振偏差約每周期4 ns，為保證采樣時的信號具有較好的建立時間與保持時間，確定每20～30個周期做一次輸出同步時鐘相位調(diào)整。設計中使用5位計數(shù)器count2定時，該計數(shù)器計數(shù)值超過20進行相位調(diào)整。

1．2 時鐘信號提取過程異常情況解決
上述從已知數(shù)據(jù)速率的PCM數(shù)據(jù)流中提取采樣時鐘并進行相位校正的基本方法在使用中存在以下兩個問題：
(1)計時計數(shù)器值超過20后，系統(tǒng)在全局時鐘驅(qū)動下進行PCM信號上升沿檢測過程中，計時計數(shù)器count2依然工作，當該5位計數(shù)器值達到31而依然沒有檢測到PCM信號上升沿到來時，下一個時鐘到來時計數(shù)器值將復位為0導致錯過本次校正。