基于PXI的高速數(shù)字化儀模塊

PXI總線是NI公司在計(jì)算機(jī)外設(shè)總線PCI的基礎(chǔ)上實(shí)現(xiàn)的新一代儀器總線，已經(jīng)成為業(yè)界開放式總線的標(biāo)準(zhǔn)，基于PXI總線的數(shù)字化儀模塊是現(xiàn)代測(cè)試系統(tǒng)中重要的一種數(shù)據(jù)記錄與處理設(shè)備。設(shè)計(jì)一個(gè)雙通道12 bit／250 MHz采樣頻率的高速數(shù)字化儀模塊，以高性能FPGA器件為核心，實(shí)現(xiàn)對(duì)高速A／D的控制以及高速數(shù)據(jù)處理和存儲(chǔ)，解決了長(zhǎng)時(shí)間高速記錄信號(hào)的測(cè)試難題。

1 系統(tǒng)工作原理
數(shù)字化儀模塊主要由前端信號(hào)調(diào)理通路、模數(shù)轉(zhuǎn)換電路、數(shù)據(jù)存儲(chǔ)單元、數(shù)據(jù)采集控制電路、PXI接口電路等部分組成，其原理框圖如圖l所示。

高速模擬信號(hào)首先經(jīng)過(guò)信號(hào)調(diào)理通路進(jìn)行放大、衰減等處理，將幅度調(diào)整到A／D轉(zhuǎn)換器允許輸入的電壓范圍內(nèi)，并轉(zhuǎn)化成LVDS格式的差分信號(hào)，然后送到A／D轉(zhuǎn)換器；FPGA芯片接收A／D輸出的高速數(shù)據(jù)流，經(jīng)過(guò)降速、抽取濾波等處理后，存儲(chǔ)到數(shù)據(jù)存儲(chǔ)單元SRAM中，并發(fā)出中斷信號(hào)，PXI主機(jī)響應(yīng)中斷后經(jīng)由FPGA將存儲(chǔ)在SRAM中的數(shù)據(jù)讀入主機(jī)內(nèi)存，完成后續(xù)的數(shù)據(jù)處理和顯示。PXI主機(jī)通過(guò)PXI總線發(fā)送控制命令，經(jīng)FPGA譯碼后實(shí)現(xiàn)對(duì)數(shù)據(jù)采集和調(diào)理通路控制。該數(shù)字化儀模塊為每個(gè)通道預(yù)留了4Mb的存儲(chǔ)容量，當(dāng)組成PXI測(cè)試系統(tǒng)時(shí)，可以將數(shù)據(jù)寫入計(jì)算機(jī)硬盤，實(shí)現(xiàn)更長(zhǎng)時(shí)間的記錄。兩個(gè)通道可以獨(dú)立工作，也可以相互關(guān)聯(lián)。采集方式可以有內(nèi)觸發(fā)、外觸發(fā)、軟件觸發(fā)、通道觸發(fā)等多種模式。

2 系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)
2．1 模塊化的FPGA設(shè)計(jì)
本文所設(shè)計(jì)的數(shù)字化儀是基于高性能FPGA芯片實(shí)現(xiàn)的，F(xiàn)PGA承擔(dān)了絕大部分的控制和數(shù)據(jù)處理任務(wù)，是本設(shè)計(jì)的核心器件。對(duì)FPGA進(jìn)行模塊化設(shè)計(jì)，是大型系統(tǒng)設(shè)計(jì)的常用方法。合理分割功能模塊，能加快FPGA的開發(fā)，也有利于代碼的移植和重復(fù)利用。在設(shè)計(jì)時(shí)將FPGA分成高速A／D接口模塊、數(shù)據(jù)降速模塊、調(diào)理通路控制模塊、存儲(chǔ)接口模塊、PXI接口控制模塊等主要功能模塊設(shè)計(jì)。FPGA內(nèi)部模塊劃分和數(shù)據(jù)流向如圖2所示。

A／D接口模塊主要實(shí)現(xiàn)FPGA和高速A／D轉(zhuǎn)換器的互聯(lián)，以LVDS格式總線接收數(shù)據(jù)和采樣時(shí)鐘，該部分電路決定數(shù)據(jù)采集的穩(wěn)定性，需要從硬件和軟件兩個(gè)方面保證；數(shù)據(jù)降速模塊采用抽取濾波器將信號(hào)降低到需要的采樣速率；調(diào)理通路控制模塊主要實(shí)現(xiàn)對(duì)A／D前端電路的控制，包括耦合方式、匹配阻抗選擇、增益自動(dòng)控制、偏置和觸發(fā)電平控制等；PXI接口部分主要實(shí)現(xiàn)和PXI主機(jī)的通訊譯碼；存儲(chǔ)控制模塊完成對(duì)外部SRAM的控制，實(shí)現(xiàn)數(shù)據(jù)緩存；時(shí)鐘管理模塊負(fù)責(zé)采樣時(shí)鐘的分頻、倍頻等處理。
2．2 高速數(shù)據(jù)采集和存儲(chǔ)接口設(shè)計(jì)
高速數(shù)據(jù)采集系統(tǒng)的輸入輸出接口設(shè)計(jì)是尤為重要的，高速IC芯片的相互連接是決定數(shù)據(jù)采集系統(tǒng)穩(wěn)定性的關(guān)鍵因素之一，低功耗及高的信噪比是有待解決的主要問(wèn)題。通常實(shí)現(xiàn)高速采集系統(tǒng)中芯片間互聯(lián)有兩種接口：PECL和LVDS。正電壓射極耦合邏輯PECL(Positive Emit-ter-Coupled Logic)信號(hào)的擺幅小，適合于高速數(shù)據(jù)的串行或并行連接，PECL間的連接一般采用直流耦合，輸出設(shè)計(jì)為驅(qū)動(dòng)50 Ω負(fù)載至(VCC -2V)，連接電路如圖3所示。

低壓差分信號(hào)LVDS(Low Voltage Differential Signal)標(biāo)準(zhǔn)是一種小振幅差分信號(hào)技術(shù)，它使用非常低的幅度信號(hào)(100～450 mV)。通過(guò)一對(duì)平行的PCB走線或平衡電纜傳輸數(shù)據(jù)。在兩條平行的差分信號(hào)線上流經(jīng)的電流方向相反，噪聲信號(hào)同時(shí)耦合到兩條線上，而接收端只關(guān)心兩信號(hào)的差值，于是噪聲被抵消。由于兩條信號(hào)線周圍的電磁場(chǎng)也互相抵消，故差分信號(hào)傳輸比單線信號(hào)傳輸電磁輻射小很多，從而提高了傳輸效率并降低了功耗。LVDS的輸入與輸出都是內(nèi)部匹配的，采用直連方式即可，連接方式如圖4所示。