單芯片極窄微弱脈沖檢測(cè)系統(tǒng)設(shè)計(jì)

摘要：采用O．18 μm CMOS工藝設(shè)計(jì)了一款單芯片集成極窄微弱脈沖檢測(cè)系統(tǒng)，該芯片包括輸入匹配、放大器、脈沖展寬器、驅(qū)動(dòng)及帶隙基準(zhǔn)電壓電流產(chǎn)生電路。為提高檢測(cè)系統(tǒng)靈敏度，文章采用了多級(jí)放大器級(jí)聯(lián)以及有源電感。測(cè)試表明該芯片可以檢測(cè)1ns脈寬10mV的脈沖，輸出數(shù)字信號(hào)，可以應(yīng)用于00K系統(tǒng)接收機(jī)，接收超過(guò)40M數(shù)據(jù)率的清晰視頻。該芯片低功耗、低成本，具有研究和實(shí)踐推廣價(jià)值。
關(guān)鍵詞：脈沖；檢測(cè)；放大器；有源電感

0 引言
隨著大規(guī)模集成電路的發(fā)展，單芯片方案由于成本低、體積小、功耗低等優(yōu)點(diǎn)，被越來(lái)越多的電子系統(tǒng)所采用。
微弱脈沖信號(hào)檢測(cè)和識(shí)別在通信、醫(yī)療中都有廣泛應(yīng)用，將微弱脈沖信號(hào)檢測(cè)系統(tǒng)單芯片化具有現(xiàn)實(shí)的研究意義。

1 微弱脈沖檢測(cè)系統(tǒng)框架設(shè)計(jì)
本系統(tǒng)的設(shè)計(jì)目標(biāo)是用低成本CMOS工藝實(shí)現(xiàn)1ns、10mV脈沖信號(hào)的檢測(cè)，并輸出FPGA可處理的數(shù)字信號(hào)，用于超寬帶無(wú)線通信OOK接收通道，見(jiàn)圖l。

對(duì)于納秒級(jí)信號(hào)的檢測(cè)，傳統(tǒng)接收機(jī)方案采用需要高速時(shí)鐘的高速ADC來(lái)實(shí)現(xiàn)模數(shù)轉(zhuǎn)換，高速時(shí)鐘產(chǎn)生電路一般應(yīng)用頻率綜合器方案，消耗較大面積和功耗，且同樣需要外接參考時(shí)鐘。
高速ADC使用時(shí)鐘的重要原因之一是為了利用正反饋來(lái)彌補(bǔ)放大器在高頻情況下的增益不足。隨著集成電路工藝的進(jìn)步，器件寄生電容越來(lái)越小，0．18μm CMOS工藝截止頻率已達(dá)40GHz，通過(guò)使用有源電感，已可以在較低功耗下實(shí)現(xiàn)較高的高頻增益。
本系統(tǒng)要求單片集成，低成本、低功耗，采用多級(jí)放大器級(jí)聯(lián)的方案來(lái)提高檢測(cè)系統(tǒng)的分辨率，并對(duì)輸出信號(hào)通過(guò)延時(shí)電路來(lái)加大脈寬，降低后續(xù)基帶部分?jǐn)?shù)字信號(hào)處理電路的壓力。

本系統(tǒng)具體框架見(jiàn)圖2所示。前一級(jí)是片外的檢波器，通過(guò)50Ω微帶線將信號(hào)輸入，所以本系統(tǒng)需要將輸入阻抗匹配為50Ω。本系統(tǒng)第一級(jí)為共柵型放大器，主要為系統(tǒng)實(shí)現(xiàn)輸入匹配，并提供一定的增益。第二級(jí)為一個(gè)4輸入放大器，可外置閾值電平。第三級(jí)為一個(gè)高頻放大
器，使用了有源電感，可以在較低功耗下達(dá)到較高的帶寬。第四級(jí)為差分轉(zhuǎn)單端放大器，將差分信號(hào)轉(zhuǎn)為單端，并提供一定的增益。第五級(jí)為一對(duì)反相器，提供非線性增益，將信號(hào)整形為數(shù)字信號(hào)。第六級(jí)為可控脈沖展寬電路，將1ns脈沖展寬為5ns。最后一級(jí)為反相器陣列組成的驅(qū)動(dòng)，可以驅(qū)動(dòng)5pF電容和50Ω電阻。本系統(tǒng)同時(shí)集成了為核心電路提供電流的帶隙基準(zhǔn)電路。