射極跟隨器輸出電路的靜態(tài)功耗

見上式1，當(dāng)時(shí)間常數(shù)元小于晶體管Q1的截止時(shí)間時(shí)，下降時(shí)間可以認(rèn)為約等于Q1的截止時(shí)間。附錄B中更精確地說明了如何將幾個(gè)單獨(dú)的上升時(shí)間合并為總的上升或下降時(shí)間。

采用-5.2V供電的ECL電路通過電阻RPD下拉至-5.2V時(shí)，代入以下數(shù)值，上式1的下拉時(shí)間可以簡(jiǎn)化為：

為了得到相同的下降時(shí)間，-2.0V下拉電路要求采用的下拉電阻比-5.2V電路中的阻值更小。一旦選擇用電阻來補(bǔ)償上升時(shí)間，下式中得到的功耗數(shù)值也大致相等。

不管是-5.2V還是-2.0V端接，在功率或速度方面的優(yōu)勢(shì)都不是非常大，僅僅是電阻的阻值不同而已。

采用-5.2V下拉電路的優(yōu)點(diǎn)是不需要單獨(dú)的電源。從另一方面來說，采用-2.0V下拉電路的優(yōu)點(diǎn)是正好作為一個(gè)端接器連接在傳輸線的末端。對(duì)于采用-2.0V的ECL邏輯電路，下拉電阻的合理取值范圍是5.0-100歐，大致與實(shí)際的傳輸線阻抗范圍相同。對(duì)于采用-5.2V的ECL邏輯電路，端接電阻的合理取值范圍在330~680歐，比-2.0V電路的阻值要高6倍。過高的電阻使其不適合用做端接器。

對(duì)于任何電路，減小電阻阻值將消耗更多的功率，同時(shí)也減少了下降時(shí)間。下降時(shí)間相同的前提下，兩種電路所消耗的功率也基本相同。