推拉輸出電路的動(dòng)態(tài)功耗

設(shè)計(jì)者經(jīng)常僅僅根據(jù)所接負(fù)載的直流輸入電流要求，冒險(xiǎn)使推拉輸出電路的負(fù)載達(dá)到它的最大直流扇出能力。特別是當(dāng)設(shè)計(jì)CMOS總線時(shí)這一想法尤其具有誘惑力，因?yàn)榇藭r(shí)理論上的扇出能力是無(wú)限的。實(shí)際上重負(fù)載的總路線結(jié)構(gòu)會(huì)帶來(lái)兩個(gè)缺點(diǎn)，上升時(shí)間將會(huì)減慢，而且驅(qū)動(dòng)器件的功耗將會(huì)提高。

下例是一個(gè)重負(fù)載CMOS總線的實(shí)際上升時(shí)間和功耗計(jì)算的例子。

例：CMOS總線的性能

我們正為一臺(tái)并行計(jì)算機(jī)的共享存儲(chǔ)器子系統(tǒng)構(gòu)造一個(gè)大型總線，如圖2.8所示?？偩€連接著20個(gè)小的CPU，其中任何一個(gè)都可能存取這個(gè)8位的隨機(jī)訪問存儲(chǔ)器（RAM）。整個(gè)系統(tǒng)裝配在一個(gè)大的電路板上。

該總線是通過(guò)阻抗可控的50歐印刷電路走線來(lái)實(shí)現(xiàn)的，走線長(zhǎng)度為10IN。圖2.8顯示出總線的傳播長(zhǎng)度遠(yuǎn)遠(yuǎn)小于74HCT640門電路上的上升時(shí)間，因此在總線的兩端都沒有使用端接器。

根據(jù)直流扇出系數(shù)，我們預(yù)期每個(gè)總路線驅(qū)動(dòng)器應(yīng)該能夠很容易地驅(qū)動(dòng)其他20個(gè)電路。已知每個(gè)收發(fā)器的最大傳播延遲為9NS，我們計(jì)劃使總線運(yùn)行在30NS的周期上（33MHZ）。

為了檢驗(yàn)這一設(shè)計(jì)，計(jì)算出每一條印刷線路負(fù)載電容，并分別與三態(tài)輸出的驅(qū)動(dòng)阻抗相比較，計(jì)算出總線的RC上升時(shí)間。最后計(jì)算每個(gè)驅(qū)動(dòng)器內(nèi)的功耗。

負(fù)載電路

當(dāng)每個(gè)驅(qū)動(dòng)器轉(zhuǎn)換到關(guān)閉（OFF）狀態(tài)時(shí)，仍然存在負(fù)載電容。每個(gè)驅(qū)動(dòng)器的這一I/O負(fù)載電容在手冊(cè)中都被制造商標(biāo)明為10PF。我們有20個(gè)負(fù)載，所以負(fù)載電容總共為200PF。加上底板印刷線路的電容2PF/IN，可以得到：

74HCT640的輸出電阻

在SIGNETICS的高速CMOS數(shù)據(jù)手冊(cè)上列出了以下指標(biāo)（兩個(gè)驅(qū)動(dòng)晶體管中上端的情況是最差的）：

VCC=4.5V

VOH=3.84V

I輸出=6.0MA