疊加偏置電流產(chǎn)生的動態(tài)功耗

在圖中2.1中，TTL反相順的輸出驅(qū)動電路在HI和LO之間交替轉(zhuǎn)換，Q1或Q2交替處于導通狀態(tài)，而不是兩者同時導通。這種電路配置有兩個激勵電路，一個把輸出電壓上拉到HI，而另外一個把輸出電壓下拉到LO，通常稱之為推拉輸出電路。TTL和CMOS電路通常都有推拉輸出電路。

圖2.1中的二極管D1用來保證當晶體管Q3和Q2完全飽各時，輸出電路箝位在LO狀態(tài)，晶體管Q1將完全截止。這一特性可以防止Q2同時導通時而產(chǎn)生大電流。每個具有推拉輸出電路的邏輯系列產(chǎn)品都有一些保護電路，以防止HI和LO輸出驅(qū)動電路同時導通。

圖2.1中描述的TTL驅(qū)動器電路的實驗揭示了當電路從一個狀態(tài)轉(zhuǎn)換到另一個狀態(tài)時，晶體管Q1和Q2可能在瞬間同時導通。任何重疊了的導通都將產(chǎn)生一個從VCC到地的浪涌電流，所消耗的功率以熱量的形式消耗在晶體管Q1和Q2上。

肖特基TTL邏輯電路出現(xiàn)之前，一個TTL電路從LO轉(zhuǎn)換到HI狀態(tài)的過程中，在晶體管Q1開始導通后的一段時間內(nèi)，晶體管Q2往往還維持在飽和狀態(tài)，通過電阻R3釋放其基極上存儲的電荷?；鶚O存儲的這些電荷導致產(chǎn)生了一個固定時間的重疊。新的肖特基電路不再使晶體管Q2飽和，因此產(chǎn)生的重疊電流比較少。

圖2.3中描述的CMOS電路，在場效應晶體管Q1和Q2之間可能出現(xiàn)重疊導通，這取決于兩個晶體管的臨界柵-源極電壓VCS、VCS參數(shù)的準確值很大程度上取決于制造過程，因此從個別CMOS器件得到的值概括出的經(jīng)驗是欠考慮的。圖2.4標明了一個74HCOO門電路典型的直流電源電流與輸入電壓的函數(shù)關系典線。由于CMOS器件也存在疊加效應，減緩輸入的轉(zhuǎn)換時間往往會延長重疊時間。隨著內(nèi)部電路的響應變慢，在Q1和Q2都導通時的電壓附近停留時間會更長。

對于一個快速的輸入轉(zhuǎn)換，重疊電流脈沖的大小和波形在每個周期都是一致的，并且每個周期消耗的能量也是相同的，因此由重疊偏置電流導致的額外功耗與轉(zhuǎn)換速率成正比，與電容負載引起的功耗不同，由重疊驅(qū)動電流產(chǎn)生的功耗并不隨電源電壓的平方而增大。

如圖2.4所示，74HC00電路的重疊電流與這個類型的門電路所能產(chǎn)生的最大驅(qū)動電流相比并不是很大。

對于TTL電路，疊加效應更顯著。如果將一個TTL反相器的輸入端連接到它自己的輸出端，它將會自我偏置，從而進入疊加范圍內(nèi)，消耗大量能量。你能感覺到電路在發(fā)熱。因此TTL電路不適合用做線性的小信號處理器件，因為它們在線性工作狀態(tài)時要消耗額外的能量。相反，工作在重疊區(qū)域的射極耦合邏輯電路不會汲取額外的電流，可以用做優(yōu)良的線性處理器件。