基于ADF4111的數(shù)字鎖相式可調頻率源實現(xiàn)

壓控振蕩器POS-100輸出功率的典型值為8．3 dBm，經(jīng)過T型網(wǎng)絡后，作為本振輸出的信號功率為8．3-6．3=2 dBm，顯然2 dBm的信號需要放大，因此設計中采用Mini-circuits公司的單塊集成電路放大器ERA-4。它能夠放大的信號頻率范圍為0～4 GHz，對0～1 GHz信號的放大增益為14 dB。為確保ERA-4的本振輸入信號不飽和，設計中將2 dBm的本振信號經(jīng)過了一個4 dB的衰減器后再輸入ERA-4。此時，從ERA-4輸出的本振信號功率為2-4+14=12 dBm。最終，為得到9 dBm的本振輸出，需要再將ERA-4輸出的信號衰減3 dB。衰減器的設計采用兀型電阻匹配網(wǎng)絡。
系統(tǒng)中，F(xiàn)PGA的工作時鐘和頻率綜合器ADF4111輸入?yún)⒖紩r鐘由美國WINTRON公司的40 MHz的TCXO時鐘提供。

3 數(shù)字鎖相式頻率源硬件設計
根據(jù)數(shù)字鎖相式頻率源設計方案，設計的硬件結構如圖3所示。

作為系統(tǒng)的邏輯控制中心，F(xiàn)LEXlOK50E芯片內部集成有50 000個門，2 880個邏輯單元(Logicelements)，其RAM容量為40 960 b，它完成的功能主要有：
(1)接收按鍵的對輸出頻率fVCXO增減要求的指令；
(2)配置頻率綜合器ADF4111；
(3)控制數(shù)碼顯示管以顯示鎖定后的fVCXO值。
鎖相環(huán)路的設計是保證系統(tǒng)能夠產生穩(wěn)定，高精度的本振輸出的關鍵。從壓控振蕩器輸出的本振必須經(jīng)過衰減器和放大器，以確保最終的本振輸出功率符合指標要求，下面重點闡述這兩部分的電路設計。
3．1 鎖相環(huán)電路設計
鎖相環(huán)電路設計主要有兩部分：ADF4111設計和環(huán)路濾波器的設計，下面分別對這兩方面進行闡述。
3．1．1 ADF4111設計
ADF4111內部的四個24位控制字寄存器，分別為R分頻器、N分頻器、功能寄存器和初始化寄存器，F(xiàn)PGA對鎖相環(huán)的控制通過設置這四個控制寄存器的控制字來實現(xiàn)。
ADF4111從外部輸入的信號有標準頻率源信號(40 MHz)和FPGA輸出的控制信號。標準頻率源信號輸入到ADF4111后，經(jīng)14位的R分頻器得到鑒相基準頻率并送至鑒相器?？刂菩盘栍蓵r鐘信號CLK、數(shù)據(jù)信號DATA和使能信號LE組成。在CLK的控制下，由DATA信號端輸入24位數(shù)據(jù)信號，暫時存放在24位輸入寄存器中。在接收到LE后，先前輸入的24位數(shù)據(jù)根據(jù)地址位到達對應的鎖存器。當ADF4111接收到反饋回來的輸出頻率后，首先通過預分頻比例因子P，經(jīng)A，B分頻器，得到分頻以后的回饋信號，之后輸入到鎖相器。與分頻以后的標準頻率源信號在鑒相器中比較，輸出低頻控制信號以控制外部VCO的頻率，使其鎖定在參考頻率的穩(wěn)定度上。
設計中采用40 MHz晶振作標準頻率源信號。為了得到1 MHz的步進量。ADF4111的PFD輸入頻率為l MHz。所以將參考時鐘分頻器R設置為40，此外，設置P=8。由關系式：FVCXO=[(P×B)+A]FREFIN／R知，當FVCXO=70 MHz時，可以設置計數(shù)器A為6，計數(shù)器B為8，則4個控制寄存器的控制字分別設置為R分頻器6200AOH，N分頻器200819H，功能寄存器003092H，初始化寄存器003093H。當按鍵發(fā)出指令，要求升高或降低本振輸出頻率時，改變計數(shù)器A和B的值，并重新加載ADF411l的控制寄存器，最終實現(xiàn)本振輸出頻率的改變。
3．1．2 環(huán)路濾波器設計
環(huán)路濾波器的設計要求比較嚴格，其優(yōu)劣直接影響鎖相環(huán)的穩(wěn)定性，可以利用AD公司提供的專用軟件ADI simPLL 3．0進行了濾波器的設計，仿真軟件提供了ADF系列頻率合成器的集成環(huán)境，它包含了ADI頻率合成器模型，VCO和TCXO的模型。可以選擇相應的參數(shù)來設計所需要的環(huán)路濾波器。它同時給出參考相位噪聲，輸出雜散及鎖定的過程。
環(huán)路濾波器的帶寬越寬，鎖定時間越短，但雜散噪聲增加。環(huán)路濾波器的帶寬越窄，雜散噪聲減小，但鎖定時間增長。因此環(huán)路濾波器的帶寬選擇需在這兩者之間折中。設計中帶寬選為鑒相器參考頻率的1／10即能兼顧這兩個因素。環(huán)路濾波器還需考慮的一個因素是相位余量，相位余量太小會導致系統(tǒng)不穩(wěn)定，相位余量太大會使整個系統(tǒng)變慢，40°～55°是比較理想的選擇，在這個范圍內，一定的雜散度下，能使鎖定時間達到最小。設計中設定濾波帶寬為100 kHz，相位余量45°，用ADI SimPLL 3．O仿真軟件可以得到環(huán)路濾波器的設計和仿真結果，電阻值和電容值根據(jù)最終的調試做了相應調整。設計的電路如圖4所示。