數(shù)字式超聲波探傷儀中高速數(shù)據(jù)采集模塊設(shè)計
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超聲無損檢測技術(shù)是根據(jù)材料缺陷所顯示的聲學(xué)性質(zhì)對超聲波傳播的影響來探測其缺陷的方法。利用該技術(shù)可以測量各種金屬、非金屬、復(fù)合材料等介質(zhì)內(nèi)的裂縫、氣孔、夾雜等缺陷信息。由于超聲波檢測具有穿透力強(qiáng)，檢測靈敏度高等優(yōu)點，因而在航空航天、冶金造船、石油化工、鐵路等領(lǐng)域起著廣泛的作用。一般采用超聲無損檢測技術(shù)的超聲探傷儀有模擬式和數(shù)字式之分，隨著計算機(jī)技術(shù)、微電子技術(shù)及數(shù)字信號處理技術(shù)的發(fā)展，傳統(tǒng)的模擬式超聲探傷儀正逐漸被功能先進(jìn)的數(shù)字式超聲探傷儀所取代。
超聲波的回波信號是高頻信號，其中心頻率最高達(dá)到20 MHz以上，常用的超聲波探頭中回波信號的頻率一般為2．5～10 MHz，要使這樣的高頻信號數(shù)字化，系統(tǒng)就對模／數(shù)轉(zhuǎn)換電路提出了很高的要求。根據(jù)Shannon采樣定理和Nyquist采樣準(zhǔn)則，在理想的數(shù)據(jù)采集系統(tǒng)中，為了使采樣信號不失真地復(fù)現(xiàn)輸入信號，采樣頻率至少是輸入信號最高頻率的兩倍。在實際使用中，為保證數(shù)據(jù)采集的準(zhǔn)確度，應(yīng)增加在每個輸入信號周期內(nèi)的采樣次數(shù)，一般每周期采樣7～lO次。有些系統(tǒng)對采樣信號頻率的要求更高?，F(xiàn)有的模／數(shù)轉(zhuǎn)換電路方案在可靠性、功耗、采樣速度和精度上都存在諸多不足，不能滿足某些實際情況的需要，而大規(guī)模集成電路技術(shù)的發(fā)展為設(shè)計高速、高精度、高可靠性、低功耗的超聲信號采集方案提供了可能性。本文設(shè)計了一種采樣速率達(dá)100 MHz的超聲波采集模塊，并通過FPGA對采樣數(shù)據(jù)進(jìn)行壓縮后進(jìn)行數(shù)據(jù)緩存。
l 數(shù)字式超聲探傷儀原理
數(shù)字式超聲探傷儀結(jié)構(gòu)框圖如圖1所示。
數(shù)字化超聲探傷儀一般包括超聲發(fā)射單元、超聲接收單元、信號調(diào)理單元(包括放大、檢波、濾波等模擬信號處理環(huán)節(jié))、模數(shù)(A／D)轉(zhuǎn)換單元、數(shù)據(jù)緩沖單元、數(shù)據(jù)處理單元、波形顯示單元以及系統(tǒng)控制與輸入／輸出單元(包括通信、鍵盤操作、報警等)。本文主要討論數(shù)字式超聲探傷儀中高速采集的關(guān)鍵技術(shù)與實現(xiàn)方法，涉及到A／D轉(zhuǎn)換單元和數(shù)據(jù)緩沖單元。
2 高速度、高精度采樣硬件結(jié)構(gòu)
2．1 數(shù)據(jù)采集模塊的結(jié)構(gòu)框圖
圖2給出本文數(shù)據(jù)采集模塊的硬件結(jié)構(gòu)框圖，它由高速A／D數(shù)據(jù)轉(zhuǎn)換器、FPGA、時鐘電路、復(fù)位電路及電源電路組成。其中，A／D數(shù)據(jù)轉(zhuǎn)換器負(fù)責(zé)對模擬信號進(jìn)行采集轉(zhuǎn)換；FPGA負(fù)責(zé)采集控制、數(shù)據(jù)壓縮及數(shù)據(jù)緩沖。下面對A／D數(shù)據(jù)轉(zhuǎn)換器及FPGA進(jìn)行介紹。
2．2 AD9446簡介
AD9446是一種16 b ADC，具有高達(dá)100 MSPS的采樣率，同時集成有高性能采樣保持器和參考電壓源。同大多數(shù)高速大動態(tài)范圍的ADC芯片一樣，AD9446也是差分輸入，這種輸入方式能夠很好地抑制偶次諧波和共模信號的干擾。AD9446可以工作在CMOS模式和低電壓差分信號(LVD-S)模式，通過輸出邏輯控制引腳進(jìn)行模式設(shè)置。另外，AD9446的數(shù)字輸出也是可選擇的?？梢詾橹苯佣M(jìn)制源碼或二進(jìn)制補(bǔ)碼方式。在實際電路的PCB設(shè)計中，由于AD9446是對噪聲敏感的模擬器件，所以在具體PCB設(shè)計時需做到以下幾個方面：A／D模擬電源單獨供電，模擬地與數(shù)字地單點接地，差分輸入線等長，采用精確的參考電壓源等。
2．3 采集控制、數(shù)據(jù)壓縮及數(shù)據(jù)緩沖的FPGA實現(xiàn)
FPGA主要實現(xiàn)整個模塊的數(shù)據(jù)采集控制、數(shù)據(jù)壓縮及數(shù)據(jù)緩沖等功能。文中FPGA采用Xilinx公司的Spartan3E系列(XC3S500E)。這款FPGA芯片功能強(qiáng)大，I／O資源豐富，能夠滿足很多實際場合的需要。下面對其中數(shù)據(jù)采集控制、數(shù)據(jù)壓縮及數(shù)據(jù)緩沖FIFO的設(shè)計做出介紹。
2．3．1 數(shù)據(jù)采集控制
AD9446芯片的控制時序與傳統(tǒng)的低速A／D有所不同，它完全依靠時鐘來控制其采樣、轉(zhuǎn)換和數(shù)據(jù)輸出。AD9446通常在CLK第一個時鐘的上升沿開始采樣轉(zhuǎn)換，并在經(jīng)過延遲tpd后，開始輸出數(shù)據(jù)。而數(shù)據(jù)則在第13個時鐘到來時才出現(xiàn)在D15～D0端口上。圖3是AD9446工作在CMOS模式下的時序圖。
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