基于FPGA技術(shù)的模擬雷達(dá)信號(hào)實(shí)現(xiàn)

二分頻電路

時(shí)鐘脈沖輸入CLK頻率為1MHz，一方面為203分頻及脈寬整形電路、143分頻及脈寬整形電路提供1μs的方波，使二個(gè)脈寬整形電路產(chǎn)生0.5μs脈寬信號(hào)；另一方面CLK經(jīng)二分頻電路產(chǎn)生500kHz信號(hào)，提供給203分頻及脈寬整形電路、143分頻及脈寬整形電路、166分頻及脈寬整形電路作為分頻電路的輸入信號(hào)，同時(shí)提供給消抖動(dòng)電路及編碼器、166分頻及脈寬整形電路、18.5分頻及脈寬整形電路用來產(chǎn)生1μs脈寬信號(hào)。

消抖動(dòng)電路及編碼器

消抖動(dòng)電路能消除開關(guān)的（文內(nèi)未見有提及機(jī)械開關(guān)，如電路開關(guān)應(yīng)是上升、下降邊沿抖動(dòng)對(duì)輸出的影響，它分別將開關(guān)的輸入信號(hào)轉(zhuǎn)變?yōu)?μs脈寬的輸出信號(hào)。CW開關(guān)、SA-2開關(guān)、SA-3開關(guān)信號(hào)經(jīng)編碼后產(chǎn)生對(duì)應(yīng)的碼元00、01、10信號(hào)，控制選擇器工作。

各分頻及脈寬整形電路

5個(gè)分頻電路按功能的要求產(chǎn)生各自的重頻頻率，再經(jīng)脈寬整形電路產(chǎn)生出符號(hào)各信號(hào)脈沖寬度（1μs或0.5μs）的脈沖。如：203分頻及脈寬整形電路產(chǎn)生2463Hz、0.5μs脈寬的信號(hào)；166分頻及脈寬整形電路產(chǎn)生3012Hz、1μs脈寬的信號(hào)；143分頻及脈寬整形電路產(chǎn)生3097Hz、 0.5μs脈寬的信號(hào)；18.5分頻及脈寬整形電路產(chǎn)生132Hz、1μs脈寬的信號(hào)；3分頻電路產(chǎn)生44Hz方波信號(hào)。

SA-2指令組形成電路

將2463Hz、132Hz與44Hz信號(hào)一起加到SA-2指令組成電路，產(chǎn)生一組脈沖序列，構(gòu)成每秒132個(gè)單指令、44個(gè)指令組。在560μs內(nèi)只有一個(gè)脈沖，稱為單指令，有2個(gè)或更多脈沖，稱為指令組。

選擇器

依據(jù)編碼器輸送來的碼元，選擇器輸出對(duì)應(yīng)的工作狀態(tài)。當(dāng)碼元為“00”時(shí)，“OUT2”輸出連續(xù)波雷達(dá)模擬信號(hào)；碼元為“01”時(shí)，“OUT2”輸出SA -2的重頻脈沖，“OUT1”輸出SA-2的指令信號(hào)組；當(dāng)碼元為“10”時(shí)，“OUT2”輸出SA-3的重頻脈沖，“OUT1”輸出SA-3的指令信號(hào)。

3控制芯片VHDL語言描述

由芯片的結(jié)構(gòu)可以看出，6個(gè)分頻器電路除了它們的分頻系數(shù)不同外，VHDL（甚高速集成電路描述語言）的結(jié)構(gòu)是類似的，稍加改變便可設(shè)計(jì)成各自獨(dú)立的元件單元。脈寬整形電路可設(shè)計(jì)成標(biāo)準(zhǔn)的基本單元，以元件形成供4個(gè)脈寬整形電路和消抖動(dòng)電路調(diào)用。SA-2指令組形成電路、編碼器和選擇器分別設(shè)計(jì)成獨(dú)立的元件單元。將上述各單元按它們的信號(hào)關(guān)系連接起來，便構(gòu)成了芯片構(gòu)造體描述。該設(shè)計(jì)直接采用VHDL的RTL（寄存器傳輸描述）方式，來簡化設(shè)計(jì)步驟和縮短設(shè)計(jì)時(shí)間。其VHDL硬件描述語言主程序流程圖如圖3所示。

結(jié)束語

我們采用VHDL硬件描述語言，通過MAX+PLUS Ⅱ開發(fā)平臺(tái)，經(jīng)編譯、仿真無誤后，寫入Altera公司EPM7064S器件中，經(jīng)調(diào)試，其性能完全達(dá)到設(shè)計(jì)要求。