具有PCI和并行接口的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

A/D轉(zhuǎn)換芯片使用的是ADI公司的AD6644。AD6644是高速、高性能的14-bit65MSPS單片模數(shù)轉(zhuǎn)換器，內(nèi)部自帶采樣保持器和參考電壓電路，可以提供完整的轉(zhuǎn)換應(yīng)用解決方案。AD6644是ADI公司Softcell接收器芯片組中的一個(gè)代表芯片，它是專(zhuān)門(mén)為第三代移動(dòng)通信系統(tǒng)設(shè)計(jì)的ADC芯片，特別適用于多通道、多模式接收機(jī)應(yīng)用。同其它芯片相比，由于在奈奎斯特頻率范圍內(nèi)，AD6644的無(wú)雜散動(dòng)態(tài)范圍指標(biāo)超過(guò)了100dB，大大增強(qiáng)了從輸入端雜散分量中檢測(cè)有用小信號(hào)的能力，使它更加適用于多模式的數(shù)字接收機(jī)。同時(shí)，AD6644的信噪比的典型值也達(dá)到了74dB。AD6644還可以應(yīng)用于單通道數(shù)字接收機(jī)中，如寬通道帶寬系統(tǒng)中，能夠精確變換寬帶模擬信號(hào)(200MHz輸入帶寬)。通過(guò)欠采樣，可以將諧波成分分配到有用頻帶之外，配合使用數(shù)字下變頻芯片可降低有用信號(hào)帶寬內(nèi)的噪聲平臺(tái)。

2.4 時(shí)鐘產(chǎn)生模塊

圖4 雙模前置分頻器MC12013工作原理圖

本采集系統(tǒng)的時(shí)鐘是通過(guò)外部晶體振蕩器或者時(shí)鐘信號(hào)發(fā)生器產(chǎn)生，然后經(jīng)過(guò)前置分頻后加到FPGA的專(zhuān)用時(shí)鐘引腳輸入端，并使用FPGA中的全局時(shí)鐘網(wǎng)絡(luò)布線(xiàn)。我們采用雙模前置分頻器MC12013進(jìn)行前置分頻。MC12013是超高速雙模前置分頻器，雙極型發(fā)射極耦合晶體管邏輯。模數(shù)比為10/11，由模式控制電平的高低決定分頻比。MC12013是ECL集成電路，最高工作頻率可達(dá)550MHz，并帶有一個(gè)內(nèi)部的ECL到TTL的轉(zhuǎn)換電路。當(dāng)變?？刂贫溯敵龈唠娖健?”時(shí)，雙模前置分頻器按低模分頻比M工作；當(dāng)輸出低電平“0”時(shí)，按高模分頻比M+1工作。這里只使用除10分頻功能，工作原理圖如圖4。

2.5 接口部分設(shè)計(jì)

本系統(tǒng)中使用了2種接口方式，即DB25并行接口和PCI總線(xiàn)接口。雖然2種接口的作用都是將經(jīng)過(guò)模數(shù)轉(zhuǎn)換模塊采集后并存儲(chǔ)到FPGA中的數(shù)據(jù)傳輸至PC機(jī)中，但是2者的工作過(guò)程卻是不同的。

當(dāng)使用DB25并行接口傳輸數(shù)據(jù)時(shí)，由于并行接口傳輸率的限制(EPP工作模式下只能達(dá)到1MBps左右)，因此當(dāng)A/D轉(zhuǎn)換器進(jìn)行高速采樣時(shí)(如AD6644工作在50MHZ下)，并行接口沒(méi)有能力在相同的時(shí)間里把ADC存放到FPGA中的數(shù)據(jù)完全讀取出來(lái)。所以此時(shí)不能實(shí)現(xiàn)實(shí)時(shí)傳輸，只能讓系統(tǒng)工作于存儲(chǔ)轉(zhuǎn)發(fā)的狀態(tài)下，即當(dāng)ADC中的采集數(shù)據(jù)將FPGA中RAM存儲(chǔ)器寫(xiě)滿(mǎn)時(shí)，停止數(shù)據(jù)采集工作，進(jìn)而轉(zhuǎn)向數(shù)據(jù)讀取過(guò)程，待DB25將FPGA存儲(chǔ)器中的數(shù)據(jù)完全傳輸至PC機(jī)之后，再重新啟動(dòng)ADC的數(shù)據(jù)采集過(guò)程，如此反復(fù)直到全部數(shù)據(jù)采集、存儲(chǔ)并轉(zhuǎn)發(fā)完畢。

當(dāng)使用PCI總線(xiàn)接口傳輸數(shù)據(jù)時(shí)，由于PCI接口的傳輸率很高(本系統(tǒng)中使用33MHZ*32bit的傳輸模式)，因此即使當(dāng)A/D轉(zhuǎn)換器進(jìn)行高速采樣時(shí)，PCI接口仍然有能力在相同的時(shí)間內(nèi)將ADC存放到FPGA中的數(shù)據(jù)讀入到PC機(jī)中。所以此時(shí)可以在一定程度上實(shí)現(xiàn)實(shí)時(shí)數(shù)據(jù)采集和存儲(chǔ)。

3 FPGA與PC端控制軟件設(shè)計(jì)

Altera公司的FPGA產(chǎn)品與其它公司產(chǎn)品的最大區(qū)別是它采用連續(xù)式的互連結(jié)構(gòu)，即采用同樣長(zhǎng)度的一些金屬線(xiàn)實(shí)現(xiàn)邏輯單元間的互連。連續(xù)式互連結(jié)構(gòu)消除了FPGA分段式互連結(jié)構(gòu)在傳輸延時(shí)上的差異，在邏輯單元間提供快速、具有固定延時(shí)的通路。這種結(jié)構(gòu)的優(yōu)點(diǎn)是布線(xiàn)速度快且易于仿真，在實(shí)現(xiàn)復(fù)雜大型設(shè)計(jì)時(shí)，可以縮短開(kāi)發(fā)周期。開(kāi)發(fā)Altera公司的可編程邏輯器件有兩種軟件，QuartusII和MAX+PLUSII。本設(shè)計(jì)采用QuartusII開(kāi)發(fā)軟件，其提供了一種與結(jié)構(gòu)無(wú)關(guān)的全集成化設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能對(duì)Altera的各種產(chǎn)品系列方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。QuartusII開(kāi)發(fā)系統(tǒng)具有強(qiáng)大的處理能力和高度的靈活性。

在本系統(tǒng)中，F(xiàn)PGA起到的是一個(gè)控制橋梁和傳輸橋梁的作用，通過(guò)來(lái)自于PC主機(jī)的控制信號(hào)和傳輸信號(hào)，來(lái)有序的控制ADC的采樣，數(shù)據(jù)的存儲(chǔ)和傳輸過(guò)程。而如何決定整個(gè)系統(tǒng)開(kāi)始工作的時(shí)間，采用何種接口的傳輸模式，數(shù)據(jù)在PC機(jī)中的存儲(chǔ)方式以及如何利用采集后的數(shù)據(jù)來(lái)顯示原始波形，這些任務(wù)都是由安裝在PC端的控制軟件所完成的。

我們通過(guò)VB程序?qū)崿F(xiàn)了這個(gè)控制軟件。在Windows環(huán)境下，數(shù)據(jù)采集系統(tǒng)作為外部設(shè)備，我們將通過(guò)調(diào)用動(dòng)態(tài)鏈接庫(kù)(TVicHW32.DLL)來(lái)完成對(duì)其的讀寫(xiě)操作。TVicHW32.DLL可以對(duì)內(nèi)存、I/O端口、中斷等進(jìn)行直接控制和讀寫(xiě)，這里我們使用其部分功能和函數(shù)。

本文作者創(chuàng)新點(diǎn):

本文所設(shè)計(jì)的方案，就是將FPGA作為整個(gè)數(shù)據(jù)采集系統(tǒng)的控制核心和傳輸橋梁。一方面可以根據(jù)上位機(jī)的指令來(lái)完成對(duì)整個(gè)系統(tǒng)工作模式和狀態(tài)的精確時(shí)序控制，另一方面可以通過(guò)FPGA中豐富的宏功能塊資源和可嵌入的IP核資源來(lái)實(shí)現(xiàn)高速緩存和高速數(shù)據(jù)傳輸接口。