在PCB級采用時間交替超高速模數(shù)轉(zhuǎn)換器

29=512步幅

280mV/512=546.88μV

此微調(diào)允許比上述要求大0.2%的增益匹配。

相鄰通道間的偏移失配將產(chǎn)生誤差電壓，導致Fs/2處發(fā)生偏移雜散信號。由于偏移雜散信號位于尼奎斯特頻帶邊沿，雙通道系統(tǒng)的設(shè)計人員通?？梢該?jù)此計劃系統(tǒng)頻率，并著力于增益和相位匹配。

但是，假設(shè)需要的偏移匹配也是1/2LSB，ADC083000的輸入偏移可以使用9位分辨率從標稱零偏移線性且單調(diào)的調(diào)整為45mV偏移。因此，每個編碼步幅提供0.176mV偏移，9位分辨率實現(xiàn)1/2LSB精確度。

數(shù)字輸出的同步化

從兩個模數(shù)轉(zhuǎn)換器輸出的數(shù)據(jù)流同步化對于實現(xiàn)優(yōu)異采樣速度和帶寬組合至關(guān)重要。也就是說，如果各轉(zhuǎn)換器間未實現(xiàn)輸出同步，就無法采集有意義的數(shù)據(jù)。千兆采樣率模數(shù)轉(zhuǎn)換器可多路分離輸出數(shù)據(jù)，以降低數(shù)字輸出數(shù)據(jù)傳輸率。用戶可以選擇使數(shù)據(jù)傳輸率分離為1/2或1/4，這取決于采用的FPGA技術(shù)的處理能力。

輸出采集時鐘(DCLK)也被分離，可在SDR或DDR模式中配置。但是，多路分離帶來新的考量問題，因為現(xiàn)在增加了輸入采樣時鐘和各模數(shù)轉(zhuǎn)換器DCLK輸出之間的協(xié)調(diào)不確定性。為了克服這個問題，ADC083000可以精確復位采樣時鐘輸入與DCLK輸出的關(guān)系，這由用戶提供的DCLK_RST脈沖確定。這允許一個系統(tǒng)中采用多個模數(shù)轉(zhuǎn)換器，使其DCLK（和數(shù)據(jù)）輸出在與采樣共享輸入時鐘相同的時間點躍遷，從而實現(xiàn)多個模數(shù)轉(zhuǎn)換器之間的同步。

數(shù)字交替方法

模擬校準是實現(xiàn)高動態(tài)范圍、高整體集成解決方案的行之有效的方法，其集成的時鐘相位、增益和偏移調(diào)整功能可提供高精確度。

模擬校準的可行替代方法是用于交替數(shù)據(jù)的數(shù)字校正算法。此方法尋求在數(shù)字域校正數(shù)據(jù)轉(zhuǎn)換器失配，而不需要任何模擬偏移、增益或相位校正。理論上，這些算法可獨立工作，不需要實現(xiàn)校準或了解輸入信號。此外，數(shù)字偏移、增益和相位校正因素的匯合時間也是關(guān)鍵系統(tǒng)指標。

SP Devices公司開發(fā)的算法經(jīng)過驗證是符合這些條件的一種數(shù)字后處理方法。SP Devices的ADX技術(shù)持續(xù)提供模數(shù)轉(zhuǎn)換器的增益、偏移和時間偏差誤差的后臺估計值，而不需要任何特殊校準信號或后期微調(diào)。此算法對于校正靜態(tài)和動態(tài)失配誤差很有效。

ADX技術(shù)估計誤差，并使用抑制的全部失配誤差重新構(gòu)建信號。IP-core的誤差校正算法對于任何輸入信號類型均有效。該數(shù)字信號處理的結(jié)果超出ADX核心的時間交替頻譜，并消除了與失配相關(guān)的明顯交替失真雜散信號。

配備兩個ADC0830003GSPS、8位模數(shù)轉(zhuǎn)換器的美國國家半導體參考板展示了SP Devices的算法。數(shù)據(jù)轉(zhuǎn)換器使用板上FPGA中內(nèi)嵌的ADX技術(shù)實現(xiàn)交替。圖3為7GSPS數(shù)字化卡的框圖。

圖3：含LMX2531和LMH6554的ADQ108系統(tǒng)框圖。

圖4是SPDevicesADQ108數(shù)據(jù)采集卡的輸出頻譜性能圖。值得注意的是雜散峰值部分是由于諧波失真所致，交替雜散信號已大幅減少。關(guān)于數(shù)據(jù)采集卡的其他詳細信息，請參見：http://spdevices.com/index.php/adq108。

圖4：采用ADX技術(shù)的模數(shù)轉(zhuǎn)換器組合頻譜。