基于HyperLynx的高速PECL交流耦合時鐘
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引言
本文引用地址：http://www.ex-cimer.com/article/188363.htm隨著電子技術(shù)的不斷發(fā)展，數(shù)據(jù)的傳輸速度越來越快，高速時鐘的應(yīng)用日益廣泛，如何保證時鐘在高速跳變過程中的信號完整性、抖動、功耗等問題，已逐漸成為關(guān)注的問題。傳統(tǒng)的時鐘設(shè)計方法大多依靠經(jīng)驗和理論計算，但是隨著時鐘頻率越來越高，時鐘的電磁環(huán)境日趨復(fù)雜，時鐘的傳輸線效應(yīng)、過沖／欠沖、反射、振鈴效應(yīng)、趨膚效應(yīng)都成為影響時鐘設(shè)計的關(guān)鍵因素，只有使用現(xiàn)代科技手段，利用計算機(jī)的強(qiáng)大計算能力進(jìn)行仿真才能夠保證時鐘電路設(shè)計成功。 HyperLynx是Mentor(Graphics開發(fā)的一款板級信號完整性的仿真工具。它可以進(jìn)行損耗傳輸線的精確仿真，支持IBIS模型和HSPICE模型，可以使用過孔模型，允許多種激勵源，可以分析信號的眼圖、抖動以及EMC(電磁兼容性)輻射，用戶界面簡單直觀。
在目前的高速時鐘的電平標(biāo)準(zhǔn)中，PECL(正電壓射極耦合邏輯)是應(yīng)用較廣泛的一種，絕大多數(shù)高速ADC(A／D轉(zhuǎn)換器)、DAc(D／A轉(zhuǎn)換器)器件都支持這一時鐘電平。本文敘述。PECL的原理和常見端接方式，結(jié)合在ADc系統(tǒng)中的應(yīng)用，使用HyperLynx工具對設(shè)計后的電路進(jìn)行仿真以驗證設(shè)計思想。
l PECL工作原理
PECL由EcL(射極耦合邏輯)標(biāo)準(zhǔn)發(fā)展而來，在PECL電路中省去了負(fù)電源，較EcL電路更便于使用。PECL信號的擺幅相對EcL要小，這使得該邏輯更適合于高速數(shù)據(jù)的串行或并行連接。
一個標(biāo)準(zhǔn)的PECL輸出極如圖1所示。
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差分對管的射極通過電流源連接到地，差分對管驅(qū)動一對射隨器以提供正、負(fù)輸出。輸出射隨器工作在正電源范圍內(nèi)，其電流始終存在，這樣有利于提高開關(guān)速度。LVPECL(低電壓。PECL)輸出極的標(biāo)準(zhǔn)輸出負(fù)載是接50 Ω電阻至Vcc一2 V的電平，在這種負(fù)載條件下，由于射隨器的基極一射極有0．7 V壓降，故輸出+與輸出一的靜態(tài)電平典型值為Vcc一1．3 V，0．7 V壓降加在50 Ω終端電阻上的電流為14 mA，可知輸出+與輸出一電流為14 mA。PECL結(jié)構(gòu)的輸出阻抗典型值為4 Ω～5 Ω，表明它有很強(qiáng)的驅(qū)動能力。2時鐘電路設(shè)計
下面根據(jù)具體應(yīng)用進(jìn)行設(shè)計。首先從時鐘的發(fā)送端(輸出)和接收端(輸入)各自的特性著手進(jìn)行設(shè)計。
2．1時鐘輸出結(jié)構(gòu)
時鐘輸出端由時鐘扇出芯片ICS853011的一對輸出引腳擔(dān)任。ICS853011是一款將任意差分時鐘扇出為兩路PEcL電平的時鐘扇出芯片，其原理見圖2。
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當(dāng)其供電電壓為3．3 V時，其輸出電氣特性如表l所示，輸出高電平在2．295 V左右，輸出低電平在1．52 V左右，輸出峰峰值約為800 mV。
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