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	 > 模擬技術(shù) > 設(shè)計應(yīng)用 > 基于TLV1562的四通道高速實(shí)時數(shù)據(jù)采集系統(tǒng)的設(shè)計
          
    
          

          

          


	
	
	

          
	
          
		
          
			
          基于TLV1562的四通道高速實(shí)時數(shù)據(jù)采集系統(tǒng)的設(shè)計
          
						
          
				作者：
				時間：2009-12-30
				來源：網(wǎng)絡(luò)
				
				
				
				
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			TLV1562有兩個基準(zhǔn)輸入引腳--REFP和REFM。這兩個腳上的電平分別是產(chǎn)生滿度（full-scale）和零度（zero-scale）讀數(shù)的模擬輸入的上下限。根據(jù)要求基準(zhǔn)電壓必須滿足 
          本文引用地址：http://www.ex-cimer.com/article/188432.htm
          下列條件： 
          VREFP=AVDD-1V ; 
          AGND+0.9VVREFM ; 
          3V>=(VREFP-VREFM)>=0.8V 。 
          所以設(shè)計中采用圖3所示的基準(zhǔn)設(shè)計。通過調(diào)整R31和R32，使VREFP與VREFM滿足上訴要求。 
          2.3 采集系統(tǒng)的設(shè)計 
          2.3.1 接口時序圖 
          CPLD與TLV1562的接口時序圖見圖3。DISTANCE_PULSE是距離門脈沖,周期為512μs（80Km）或1024μs（160Km）,SAMPLE_PULSE是采樣開始脈沖，一旦監(jiān)測到其上升沿采集系統(tǒng)就開始啟動，START被置為高電平，TLV1562的CS置為低。WR、RD、INT的時序圖是TLV1562的內(nèi)部轉(zhuǎn)換模式時序圖。當(dāng)WR出現(xiàn)兩次低電平后，便完成了對寄存器CR0和CR1的配置，即實(shí)現(xiàn)了A/D轉(zhuǎn)換的初始化。A/D轉(zhuǎn)換結(jié)束，輸出低電平信號INT有效，信號RD讀取A/D轉(zhuǎn)換結(jié)果并復(fù)位INT信號，完成一個轉(zhuǎn)換周期，并開始準(zhǔn)備下一次轉(zhuǎn)換。 
          圖3 EP1K100與TLV1562的接口時序圖
          
				
            
          
                
			
							
          
                
			            
                            
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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