一種高速實時數(shù)字波束形成器的設(shè)計
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雷達作為一種特殊的無線電裝備，也必然遵循從模擬到數(shù)字再到軟件化這樣的發(fā)展道路。數(shù)字波束形成技術(shù)被視為新一代雷達所必須采用的技術(shù)，它保留了天線陣列單元信號的全部信息，并可采用先進的數(shù)字信號處理技術(shù)對陣列信號進行處理，可以獲得優(yōu)良的波束性能，方便地得到超分辨和低副瓣的性能，實現(xiàn)波束掃描、自校準和自適應(yīng)波束形成等。正是由于以上特點，DBF技術(shù)的成功應(yīng)用必將對現(xiàn)代雷達技術(shù)的發(fā)展產(chǎn)生重大的影響。
在數(shù)字波束形成技術(shù)的工程化過程中，也遇到了一些問題。主要包括：數(shù)據(jù)傳輸量太大，尤其當陣元數(shù)較多時，這樣就限制了通道的增加；來波方向估計和權(quán)值更新計算量太大，使得權(quán)值更新速度比較慢，無法在一些高速運動的載體上使用；當陣列數(shù)較多時，高速實時波束形成器的復乘運算耗費較多的資源，尤其是需要形成多個波束的情況下。原來的DBF系統(tǒng)就遇到數(shù)據(jù)傳輸瓶頸問題，采樣數(shù)據(jù)只能通過PCI總線進行傳輸，無法保證所有通道的數(shù)據(jù)都實時傳輸，因而只能做需求數(shù)據(jù)較少的測向工作，并不能做實時波束形成。為了克服這些困難，這里將測向數(shù)據(jù)和波束形成數(shù)據(jù)分開進行傳輸，采用LVDS技術(shù)解決多通道高速數(shù)據(jù)傳輸，選擇內(nèi)置高性能DSP內(nèi)核的高密度FPGA并行實現(xiàn)波束形成中的大量復乘運算。
1 DBF系統(tǒng)組成
DBF系統(tǒng)包括陣列接收天線、多通道接收機、多通道數(shù)據(jù)采集板、FPGA波束形成板、DSP權(quán)值計算板、外部時鐘觸發(fā)模塊、工控機等單元，如圖1所示。接收機一般采用超外差方式，實現(xiàn)陣列接收信號的下變頻、濾波，并將信號放大至A／D變換所需的水平。DBF系統(tǒng)最主要的功能就是實現(xiàn)來波方向估計(測向)和波束形成，DSP權(quán)值計算板承擔來波方向估計和權(quán)值計算任務(wù)，權(quán)值計算要根據(jù)測向結(jié)果和波束掃描，以及對抗干擾的要求綜合考慮得到，F(xiàn)PGA波束形成板承擔全陣波束形成任務(wù)。波束形成器根據(jù)權(quán)值計算結(jié)果，通過對數(shù)字化的陣列單元接收信號進行復加權(quán)運算，形成所需的接收數(shù)字波束。
該系統(tǒng)中，由4塊四通道采集板ICS554實現(xiàn)16陣元中頻信號的模／數(shù)轉(zhuǎn)換和數(shù)字下變頻。為了實現(xiàn)所有通道的同步，采集板均工作在外部信號觸發(fā)模式，外部采樣時鐘完全同步；來波方向估計和權(quán)值更新計算由DSP權(quán)值計算板完成，運算需要的每個通道數(shù)據(jù)量通常并不大，ICS554將測向所需數(shù)據(jù)通過PCI總線傳送給DSP權(quán)值計算板；FPGA波束形成板要實現(xiàn)全陣的波束形成，就要對每個通道的數(shù)據(jù)復加權(quán)求和，得到最終所需的波束，因而需要傳輸數(shù)據(jù)量很大，4塊ICS554通過LVDS將高速數(shù)據(jù)傳輸?shù)紽PGA波束形成板；權(quán)值由DSP權(quán)值計算板計算完成后，通過自定義的串口通信發(fā)送到FPGA波束形成板。
2 實時數(shù)字波束形成器設(shè)計
2．1 高速數(shù)據(jù)采集與傳輸
該系統(tǒng)中，由于信號帶寬比較寬，選擇ICS公司四通道的采集板ICS554實現(xiàn)數(shù)據(jù)采集任務(wù)，ICS554是ADC和數(shù)字下變頻(DDC)集成化的產(chǎn)品。ADC決定了系統(tǒng)的動態(tài)范圍，依據(jù)ADC的位數(shù)K，以每位6 dB增加，并隨著以dB表示的并行接收通道數(shù)目N增加。ICS554的組成如圖2所示，它主要包括4個獨立的14 b／105 MHz模／數(shù)變換器AD6645，4個正交下變頻器(QDDC)GC4016，1個100萬門的用戶可編程FPGA(Xilinx XC2V1000)，2個512 KB的FIFO和1個PCI接口芯片QC5064。其中，AD6645的輸入信號帶寬可達50kHz～200 MHz，最大無虛假動態(tài)范圍(SFDR)為92 dB(10 MHz±50 kHz)，每個GC4016內(nèi)部包括4個獨立的DDC通道，每個通道都可獨立控制其本振頻率和初始相位，頻率分辨優(yōu)于24 MHz，全頻段的覆蓋使得每個GC4016共享共同的射頻前端與A／D轉(zhuǎn)換器，大容量的FIFO用于緩沖輸出數(shù)據(jù)，F(xiàn)PGA則可用于對輸出信號進行初步處理。ICS554具有較高的穩(wěn)定性，優(yōu)異的非線性以及正交等系統(tǒng)特性，靈活性比較強。ICS554的可編程控制參數(shù)通過配置不同的寄存器來完成。
該系統(tǒng)共16個天線單元，A／D采樣頻率105 MHz，經(jīng)過數(shù)字下變頻后形成30 MHz的I，Q兩路24 b數(shù)據(jù)流，如果將所有數(shù)據(jù)傳輸?shù)胶蠖薋PGA波束形成板進行處理，那么每塊ICS554采集板每秒需要傳輸?shù)臄?shù)據(jù)量為：
4×2×24×30 Mb／s=5．625 Gb／s
考慮到采集板ICS554并未提供更高性能的數(shù)據(jù)傳輸總線，要實現(xiàn)5．625 Gb／s流量的數(shù)據(jù)傳輸很困難，因此利用板上預(yù)留給用戶的FPGA資源，先在采集板中做一次子陣的波束合成，將同一采集板4通道的I，Q兩路數(shù)據(jù)進行加權(quán)求和，得到合成的I，Q數(shù)據(jù)，數(shù)據(jù)流量降低為1 440 Mb／s。
采集板ICS554與FPGA波束形成板之間的連接采用LVDS技術(shù)，低電壓差分信號(Low Voltage Dif-ferential Signaling，LVDS)是一種用低擺幅的差分電壓串行傳輸信號的技術(shù)。這種信號能在差分PCB導線對或平衡電纜上以幾百Mb／s，甚至上Gh／s的速率傳輸，具有低電壓、低輻射、低功耗、低成本、強抗干擾能力和可內(nèi)含時鐘等優(yōu)點，尤其適用于對傳輸距離有要求設(shè)備間的高速數(shù)據(jù)傳輸。但是，LVDS只定義了信號電氣規(guī)范，作為一個完整的數(shù)據(jù)通信規(guī)范還需要相應(yīng)的數(shù)據(jù)傳輸控制。為了提高效率，使用不含幀結(jié)構(gòu)的數(shù)據(jù)直接傳輸，同時為了盡量增加數(shù)據(jù)傳輸?shù)耐ǖ溃∠l(fā)送端和接收端之間的控制信號，使用不連續(xù)的發(fā)送端時鐘．僅在發(fā)送端數(shù)據(jù)有效時，給出發(fā)送時鐘。這種情況下，接收端可以使用一個高于發(fā)送時鐘的連續(xù)時鐘對發(fā)送時鐘進行采樣來確定數(shù)據(jù)是否有效。
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