基于AD7543和FPGA的數(shù)／模轉(zhuǎn)換電路設(shè)計(jì)

3 AD7543工作時(shí)序FPGA實(shí)現(xiàn)
AD7543是串行輸入數(shù)／模轉(zhuǎn)換芯片，被轉(zhuǎn)換數(shù)據(jù)是逐位寫進(jìn)AD7543中，因此，AD7543工作時(shí)，要有正確的工作時(shí)序，工作時(shí)序在QuartusⅡ開發(fā)環(huán)境中利用硬件描述語(yǔ)言Verilog HDL描述。QuartusⅡ是Altera公司的EDA開發(fā)工具，它是集設(shè)計(jì)輸入、編譯、邏輯綜合、器件引腳管理、功能仿真、定時(shí)分析、編程下載等于一體的可編程邏輯器件設(shè)計(jì)環(huán)境。
在設(shè)計(jì)中，為了降低設(shè)計(jì)成本，FPGA采用Altera公司的Cyclone系列的EP1C6Q240C8芯片。。EP1C6Q240C8芯片，不僅集成了5 980個(gè)邏輯單元 (LEs)，還集成了20個(gè)4 KB雙口存儲(chǔ)單元(M4KRAM BLock)和92 160 b的普通高速RAM等資源。
打開Quartus II軟件，新建一個(gè)工程管理文件。在工程管理文件中，新建一個(gè)Verilog HDL源程序文件，用硬件描述語(yǔ)言Verilog HDL編寫程序，實(shí)現(xiàn)控制功能，其代碼如下：

4 FPGA時(shí)序模塊仿真
為了進(jìn)一步的驗(yàn)證FPGA控制器模塊的正確性，在下載到目標(biāo)器件之前，可以對(duì)此模塊進(jìn)行時(shí)序仿真。在工程文件中，首先要新建一個(gè)以vwf結(jié)尾的波形文件。在彈出的對(duì)話框中添加要觀察的引腳，然后再設(shè)定時(shí)鐘相關(guān)參數(shù)和保存波形文件，最后在編譯頂層文件之后，可對(duì)此模塊進(jìn)行仿真。如圖4為FPGA控制器模塊仿真波形，CLOCK為此模塊的工作時(shí)鐘，時(shí)間周期設(shè)為40 ns；ida為并行輸入數(shù)據(jù)，STI為串行輸出，STB1為選通脈沖信號(hào)。由圖可知，STB1的上升沿把STI引腳上的數(shù)據(jù)裝入寄存器A中，裝滿寄存器A后，LOD設(shè)為低電平，把寄存器A的內(nèi)容裝入寄存器B中。仿真時(shí)序與圖1的時(shí)序一致，滿足設(shè)計(jì)要求。

5 結(jié) 語(yǔ)
針對(duì)采用軟件控制AD7543數(shù)／模轉(zhuǎn)換芯片所具有的缺點(diǎn)的基礎(chǔ)上，采用硬件(FPGA)直接對(duì)AD7543轉(zhuǎn)換芯片進(jìn)行控制的方式來(lái)設(shè)計(jì)數(shù)／模轉(zhuǎn)換電路，給出具體的硬件實(shí)現(xiàn)電路和控制器的Verilog HDL實(shí)現(xiàn)代碼。因?yàn)镕PGA控制器是一個(gè)獨(dú)立單元，它幾乎不需要CPU的干預(yù)就能工作，在電路中分擔(dān)了CPU的工作量，這不僅提高CPU實(shí)時(shí)處理信號(hào)能力，還會(huì)提高系統(tǒng)的可靠性，具有一定的實(shí)用價(jià)值與參考價(jià)值。在此設(shè)計(jì)了基于FPGA與AD7543轉(zhuǎn)換芯片的數(shù)／模轉(zhuǎn)換電路，AD7543的工作時(shí)序全部用FPGA器件產(chǎn)生，提高系統(tǒng)的可靠性。