基于ADS8364的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
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1 系統(tǒng)原理
本采集系統(tǒng)結(jié)構(gòu)框圖如圖1所示，由前端的系統(tǒng)(包括電流信號(hào)取樣、信號(hào)調(diào)理模塊、A/D轉(zhuǎn)換模塊、DSP處理器控制模塊、CAN總線網(wǎng)絡(luò))以及上位機(jī)、PC104機(jī)、上位機(jī)CAN適配器幾部分組成。其中前端系統(tǒng)的核心部分是A/D轉(zhuǎn)換模塊和F2812，A/D轉(zhuǎn)換將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，A/D接收控制芯片F(xiàn)2812指令，設(shè)定A/D轉(zhuǎn)換部分的采樣率，控制A/D轉(zhuǎn)換，進(jìn)行數(shù)據(jù)預(yù)處理。數(shù)據(jù)就緒后,通過(guò)ADS8364的EOC信號(hào)通知F2812，由F2812將數(shù)據(jù)讀出并且進(jìn)行計(jì)算處理。DSP通過(guò)控制CPLD在合適的時(shí)候采樣并讀取采樣數(shù)據(jù)，在空閑的時(shí)候做數(shù)據(jù)處理。本文引用地址：http://www.ex-cimer.com/article/188555.htm
系統(tǒng)主要完成的任務(wù)為：DSP接收上位機(jī)通過(guò)CAN總線上發(fā)送的命令，完成系統(tǒng)工作參數(shù)的設(shè)置，并通過(guò)模擬地址/數(shù)據(jù)總線與CPLD進(jìn)行通信，向CPLD發(fā)送控制命令；對(duì)外部的多路模擬量輸入進(jìn)行信號(hào)調(diào)理，在CPLD控制下進(jìn)行單通道A/D轉(zhuǎn)換，將采集到的數(shù)據(jù)存儲(chǔ)在1片F(xiàn)lash芯片中，并經(jīng)過(guò)CAN總線實(shí)時(shí)傳送給上位PC104主機(jī)。
2 系統(tǒng)硬件
系統(tǒng)硬件包括信號(hào)調(diào)理模塊、A/D轉(zhuǎn)換模塊、DSP 處理器模塊、CPLD 邏輯控制模塊以及CAN總線通信模塊。DSP、CPLD、ADS8364之間的接口設(shè)計(jì)如圖2所示。
2.1 信號(hào)調(diào)理模塊的設(shè)計(jì)[1]
激光位移傳感器輸出的模擬量電流輸入信號(hào)的范圍為4～20 mA。ADS8364待轉(zhuǎn)換的模擬輸入電壓范圍應(yīng)保持在AGND-0.3 V和AVDD+0.3 V之間。通過(guò)1個(gè)250 Ω精密取樣電阻，將電流信號(hào)轉(zhuǎn)換為1～5 V電壓信號(hào)。通過(guò)運(yùn)放跟隨電路提高輸入阻抗，增強(qiáng)系統(tǒng)的抗干擾能力。電路中取樣電阻非常關(guān)鍵，它們影響著輸入信號(hào)的變換精度，因此必須采用溫漂較小的精密電阻。
2.2 DSP處理器與A/D轉(zhuǎn)換模塊設(shè)計(jì)
本采集系統(tǒng)要求對(duì)激光位移傳感器的模擬信號(hào)進(jìn)行采集，鑒于測(cè)量精度要求較高，選擇TI公司的高精度ADS8364作為A/D轉(zhuǎn)換芯片，它是TI公司新推出的高速、低功耗、6通道同步采樣16位模數(shù)轉(zhuǎn)換器，采用+5 V工作電壓，最大采樣吞吐率可高達(dá)5 MHz; 帶有80 dB共模抑制的全差分輸入通道以及6個(gè)4 s連續(xù)近似的模數(shù)轉(zhuǎn)換器、6個(gè)差分采樣放大器；片上還帶有+2.5 V參考電壓以及高速并行接口。
DSP主要負(fù)責(zé)通過(guò)CAN總線與上位機(jī)交換數(shù)據(jù)、以地址/數(shù)據(jù)總線的方式與CPLD 通信, 實(shí)現(xiàn)對(duì)數(shù)據(jù)采集的控制以及對(duì)采樣后的數(shù)據(jù)進(jìn)行前端數(shù)字信號(hào)處理(數(shù)字低通濾波)。這里選用TI公司的32位定點(diǎn)DSP TMS320F2812芯片,它采用1.8 V 的內(nèi)核電壓, 具有3.3 V 的外圍接口電壓,最高頻率150 MHz,片內(nèi)有18 KB的RAM, 128 KB的高速Flash[2]。
在本系統(tǒng)中，上電后由硬件復(fù)位ADS8364，ADS8364的CLK時(shí)鐘由外部獨(dú)立的有源晶振提供,頻率為4 MHz。A/D轉(zhuǎn)換完成后產(chǎn)生轉(zhuǎn)換結(jié)束信號(hào)EOC。將ADS8364的BYTE引腳接低電平,使轉(zhuǎn)換結(jié)果以16位的方式輸出。地址/模式信號(hào)(A0,A1,A2)決定ADS8364 的數(shù)據(jù)讀取方式,可以選擇的方式包括單通道、周期或FIFO模式。將ADD引腳置為高電平, 使得讀出的數(shù)據(jù)中包含轉(zhuǎn)換通道信息。考慮到數(shù)據(jù)采集處理系統(tǒng)的采樣頻率一般較高,如果用DSP直接控制ADS8364的訪問(wèn),將占用DSP較多的資源, 同時(shí)對(duì)DSP的實(shí)時(shí)性要求也較高。因此在本系統(tǒng)設(shè)計(jì)中, 用CPLD實(shí)現(xiàn)ADS8364的接口控制電路。DSP的GPIO與ADS8364的HOLDA、HOLDB、HOLDC信號(hào)相連，控制6個(gè)ADC的采樣/保持。EOC連接到F2812的XINT1。
2.3 CPLD邏輯控制模塊設(shè)計(jì)[3]
在該數(shù)據(jù)采集處理系統(tǒng)中, CPLD是一個(gè)重要的組成部分。由CPLD 組成的邏輯控制模塊接收DSP傳送過(guò)來(lái)的動(dòng)作命令, 控制A/D 轉(zhuǎn)換模塊進(jìn)行數(shù)據(jù)采集。這里選用Altera公司的MAX II系列芯片 EPM1270, 它包含1 270個(gè)LE相當(dāng)于40 000門(mén)數(shù)，980個(gè)等效宏單元數(shù)，8 KB用戶可用Flash。116個(gè)用戶可用I/O口，擴(kuò)展方便。
CPLD 作為一個(gè)單獨(dú)的控制執(zhí)行結(jié)構(gòu),通過(guò)編寫(xiě)相應(yīng)的Verilog HDL代碼, 即可生成相應(yīng)的操作電路, 實(shí)現(xiàn)對(duì)各種輸入信號(hào)的鎖存、判斷、處理以及對(duì)各種命令信號(hào)的執(zhí)行和輸出信號(hào)的控制。
評(píng)論