基4-FPGA的大動(dòng)態(tài)范圍數(shù)字AGC的實(shí)現(xiàn)
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該控制接口支持SPI輸入控制標(biāo)準(zhǔn)，包括串行輸入字，時(shí)鐘和使能信號(hào)，增益變化為-10～26 dB，可達(dá)到36 dB的輸出增益范圍，8 bit串行輸入字隨8個(gè)CLK上升沿送入移位寄存器(高位在前)，在這8個(gè)時(shí)鐘周期內(nèi)，使能信號(hào)為低時(shí)，不更新原來(lái)的控制字。經(jīng)過(guò)8個(gè)時(shí)鐘周期整個(gè)新的控制字全部送入移位寄存器后，使能信號(hào)變?yōu)楦撸藭r(shí)，數(shù)據(jù)鎖存，控制字更新，內(nèi)部時(shí)鐘屏蔽，禁止新的控制字輸入。
由于AD603的控制字為電壓，而AD8320的控制字為8bit控制字，為使用同一個(gè)控制字同時(shí)控制兩個(gè)增益的變化，以達(dá)到增大AGC動(dòng)態(tài)范圍的目的。因此，將FPGA產(chǎn)生的8bit串行控制字：一方面經(jīng)串行轉(zhuǎn)并行運(yùn)算送入8 bit D／A轉(zhuǎn)換器AD7801實(shí)現(xiàn)數(shù)模轉(zhuǎn)換，從而由電壓控制字控制AD603的增益變化；另一方面則采用8 bit串行控制字控制AD8320的增益變化，這樣由AD603和AD8320共同控制信號(hào)的AGC，當(dāng)控制字從0～255變化時(shí)，理論增益從- 20～56 dB，因此，達(dá)到76 dB的動(dòng)態(tài)范圍。
AD9220是12 bit高速A／D轉(zhuǎn)換器，其輸出范圍指示OTR信號(hào)和最高位指示MSB位的真值表和邏輯關(guān)系如表1所列。本文引用地址：http://www.ex-cimer.com/article/188596.htm
當(dāng)模擬輸入信號(hào)在A／D轉(zhuǎn)換范圍內(nèi)時(shí)，OTR引腳產(chǎn)生低電平指示；當(dāng)模擬輸入信號(hào)電平溢出時(shí)，OTR引腳產(chǎn)生高電平指示；如果此時(shí)MSB位為低，則表示模擬輸入信號(hào)電平下溢出，此時(shí)應(yīng)該增大AGC；MSB位為高，則表示模擬輸入信號(hào)電平上溢出。FPGA根據(jù)OTR信號(hào)和MSB位對(duì)AGC進(jìn)行設(shè)置和調(diào)整。 OTR引腳將保持高電平，直到模擬輸入被調(diào)整在A／D轉(zhuǎn)換范圍內(nèi)且完成新的A／D轉(zhuǎn)換。
根據(jù)真值表得到AD9220的輸出OTR信號(hào)和MSB位與FPGA輸入信號(hào)OVER和UNDEROVER具有圖2所示的邏輯和時(shí)序關(guān)系，其中，邏輯關(guān)系圖 2a也反映了AD9220的輸出OTR信號(hào)和MSB位與FPGA的輸入信號(hào)OVER和UN-DEROVER之間的連接關(guān)系。
3 實(shí)驗(yàn)及仿真結(jié)果
AD603動(dòng)態(tài)范圍為40 dB且增益由GPOS和GNEG引腳的電壓差確定，并非由數(shù)字控制，而AD8320增益由數(shù)字控制，但動(dòng)態(tài)范圍只有36 dB。系統(tǒng)設(shè)計(jì)特點(diǎn)在于用同一個(gè)控制字同時(shí)更新可變?cè)鲆娣糯笃鰽D603和數(shù)字可控增益放大器AD8320，這樣，當(dāng)控制字從0～255變化時(shí)，理論上增益為-一20～56 dB,達(dá)到76 dB的大動(dòng)態(tài)范圍且增益由數(shù)字控制字決定。圖3為單獨(dú)的AD8320、AD603以及由同一控制字同時(shí)更新AD8320和AD603時(shí)控制字與增益的變化關(guān)系，可以看出該系統(tǒng)在信號(hào)很小時(shí)并不十分有效，所以實(shí)際AGC的動(dòng)態(tài)范圍達(dá)不到76 dB，圖4為輸出信號(hào)頻譜圖，在頻率為42 MHz時(shí)，最大增益可達(dá)61 dB。
評(píng)論