基于CPLD技術(shù)的PC104總線多功能擴(kuò)展卡設(shè)計(jì)
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多功能擴(kuò)展卡的CPLD內(nèi)部硬件設(shè)計(jì)包括：地址分配及譯碼電路、A/D模塊控制電路、
D/A模塊控制電路、開關(guān)量輸入/輸出模塊控制電路和正交解碼模塊控制電路。
2.2.1 地址分配及譯碼電路
地址分配及譯碼電路包括基地址發(fā)生電路和地址譯碼電路。在與嵌入式主板組成系統(tǒng)時，相對于嵌入式主板而言，多功能擴(kuò)展卡是一個外圍設(shè)備，因此，首先要為該卡設(shè)置一個與系統(tǒng)內(nèi)的其他外圍設(shè)備不相沖突的基地址，這由擴(kuò)展卡的基地址設(shè)置開關(guān)及CPLD內(nèi)部地址分配及譯碼電路完成。地址分配及譯碼電路由數(shù)值比較器74688、譯碼器74154等構(gòu)成，
2.2.2 A/D模塊控制電路
A/D模塊控制電路的控制邏輯由兩部分組成：其一是實(shí)現(xiàn)嵌入式主板通過總線訪問各模擬通道的A/D轉(zhuǎn)換結(jié)果，由模擬通道選擇寄存器（74273）、轉(zhuǎn)換數(shù)據(jù)寄存器（74374）等構(gòu)成；其二是提供A/D芯片的接口時序，實(shí)現(xiàn)A/D芯片八個通道的自動采樣和轉(zhuǎn)換，由串/并數(shù)據(jù)轉(zhuǎn)換邏輯（74164）、并/串?dāng)?shù)據(jù)轉(zhuǎn)換邏輯（74165）、通道掃描控制邏輯（AD_CTRL_WORD）、A/D控制時序邏輯（AD_CTRLREG）等構(gòu)成。A/D模塊控制電路的電路設(shè)計(jì)如圖3所示（轉(zhuǎn)換數(shù)據(jù)寄存器只介紹一路）。本文引用地址：http://www.ex-cimer.com/article/188817.htm
圖3 多功能擴(kuò)展卡A/D模塊控制電路
2.2.3 D/A模塊控制電路
D/A模塊控制電路由74373 IP軟核及相應(yīng)控制邏輯構(gòu)成，功能是同時刷新D/A芯片的輸入值。D/A控制模塊電路采用兩級鎖存電路刷新D/A芯片的輸入值，先置高4位字節(jié)數(shù)據(jù)，再置低8位字節(jié)數(shù)據(jù)，置低字節(jié)數(shù)據(jù)的同時使能D/A芯片的片選信號（/CS）、寫信號（/WE），然后置數(shù)據(jù)鎖存信號（/LDAC），刷新D/A的輸出。
2.2.4開關(guān)量輸入/輸出模塊控制電路
開關(guān)量輸入模塊控制電路由兩片74244 IP軟核及相應(yīng)地址信號構(gòu)成，開關(guān)量輸出模塊控制電路由兩片74273 IP軟核及相應(yīng)地址信號構(gòu)成。功能是實(shí)現(xiàn)嵌入式主板通過總線直接訪問各路開關(guān)量。
2.2.5 正交解碼模塊控制電路
正交解碼模塊控制電路是針對正交光電編碼器設(shè)計(jì)的，由方向識別邏輯（DFF）、閘門時間定時器（GATE10MS）、異步清零位置可逆計(jì)數(shù)器（COUNTER_P）、異步清零速度可逆計(jì)數(shù)器（COUNTER_V）等構(gòu)成，可用于測量電機(jī)輸出軸的轉(zhuǎn)動方向、位置、速度等運(yùn)動信息。電路設(shè)計(jì)如圖4所示。
圖4 多功能擴(kuò)展卡正交解碼模塊控制電路
3 結(jié)論
該多功能擴(kuò)展卡已經(jīng)成功地應(yīng)用到國家體育總局奧運(yùn)科技攻關(guān)項(xiàng)目“帆板搖帆訓(xùn)練測試系統(tǒng)研究”中，成功地完成了對交流伺服電機(jī)式阻力源的控制。訪問協(xié)議與臺灣研華PC工控機(jī)ISA總線板卡兼容，可獲得組態(tài)軟件編程支持。采用了復(fù)雜可編程邏輯器件（CPLD）技術(shù)，大大提高了系統(tǒng)的可靠性、靈活性。
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