充滿信心地設計軍用SDR產(chǎn)品
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在小外形、輕型、電池供電SDR以及使用SRW和傳統(tǒng)信號的專業(yè)無線電設備中，Cyclone III等FPGA器件經(jīng)過優(yōu)化，能夠解決各種SWaP設計難題。
● 苛刻的體積和重量限制：對于設備體積小于10in3的最小型應用，該器件在單個芯片中有足夠的資源來處理SRW-CC(士兵無線電信號，戰(zhàn)斗通信機模式)等高級信號。豐富的信號處理模塊和充足的分布式存儲器滿足了外部大功率存儲器元件對功耗的要求。還可以提供器件管芯，以便進行高級微封裝。
● 功耗直接影響了任務執(zhí)行時間：Cyclone III能夠以小于1W的功率實現(xiàn)全部的信號處理功能，任務執(zhí)行速度是目前PLD方案的4倍。
● 數(shù)字信號處理對功耗預算的影響最大：隨著信號復雜度的提升，大部分功能都可以在Cyclone III FPGA中優(yōu)化實現(xiàn)，從數(shù)字電子功耗預算中去掉DSP器件的功耗。
● 采用數(shù)字邏輯的折中考慮：Cyclone III等低功耗PLD在每瓦每秒百萬指令(MIPS)指標上已經(jīng)超過了DSP，可以實現(xiàn)效率更高、功耗更低的數(shù)字方案。
● 對靜態(tài)和動態(tài)功耗的折中考慮：可以通過使用低靜態(tài)功耗的Cyclone III來降低待機功耗，靜態(tài)功耗低于其他90nm和65nm FPGA的1/10。
● 折中考慮電壓和頻率調(diào)整，以節(jié)省功耗：通過將Cyclone III的功能區(qū)劃分為多個PLD時鐘域，可以調(diào)整頻率來節(jié)省功耗。采用電壓調(diào)整(Stratix III FPGA提供1.1V和0.9V工作模式)和器件關(guān)斷方法能夠有效降低待機工作時的靜態(tài)泄漏。
● 軟件和硬件劃分，以節(jié)省功耗：效率最高的SWaP使用系統(tǒng)和器件效能工具來優(yōu)化系統(tǒng)應用、工作模式、智能軟件控制，以及GPP、PLD、DSP和ASIC方案之間設計人員的功能劃分等。為了進一步節(jié)省功耗，可以采用軟件控制，在器件之間進行智能系統(tǒng)劃分，關(guān)斷待機時不重要的部分。
SDR設計流程和工具
要保持在SWaP上的設計信心，設計人員應采用能夠簡化并加速系統(tǒng)設計流程的方法和工具，集成最新開發(fā)和能夠重復使用的知識產(chǎn)權(quán)(IP)，以及FPGA和第三方供應商的IP。
軟件編程重新配置(SPR)是支持各種可編程器件(相對于一種器件系列)在SDR頻譜范圍內(nèi)應用的設計方法。SPR方法可利用Altera的SOPC Builder IP集成工具和Avalon流接口(Quartus工具包的組成部分)，簡化了數(shù)據(jù)包、DSP、圖像和雷達處理等多種應用領域的系統(tǒng)設計。
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