一種基于DDS和PLL技術(shù)本振源的設(shè)計(jì)與實(shí)現(xiàn)

該芯片的高集成性能，使其只需外加一個(gè)環(huán)路濾波器和壓控振蕩器(VCO)，就可以構(gòu)成一個(gè)完整的低噪聲、低功耗、高穩(wěn)定度、高可靠性的頻率合成器，輸出頻率fVCO=(PB+A)fREFIN／R，其中fREFIN為參考頻率，頻率步進(jìn)等于fREFIN／R。芯片使能端CE直接與電源連接，鑒相頻率取1．96 MHz，DDS輸出的100／3 MHz從REF輸入，參考分頻比R=17；VCO分兩路輸出，一路作為頻綜輸出，另外一路輸出至ADF4112的RF端，經(jīng)N分頻后與來自R分頻器的參考頻率進(jìn)行鑒相并產(chǎn)生一個(gè)誤差信號(hào)，該誤差信號(hào)從CP輸出經(jīng)有源三階環(huán)路濾波后驅(qū)動(dòng)VCO，最終鎖定在1 514 MHz的頻點(diǎn)上。調(diào)整環(huán)路濾波電路中的電阻和電容可以改變環(huán)路參數(shù)，阻尼系數(shù)取0.707。這里分頻比N=1 514／[(100／3)／R]=772，P取8，R為17，由N=BP+A得B=96，A=4。4個(gè)24位鎖存器的初始化設(shè)置如下：
FUNCTIN鎖存器：0x0C 0xA0 0x92；
INITIALIZATION鎖存器：0x0C 0xA0 0x93；
R計(jì)數(shù)鎖存器：0x10 Ox00 Ox44；
AB計(jì)數(shù)鎖存器：0x00 0x60 0x11。
環(huán)路濾波器電路是鎖相環(huán)電路中較重要的一個(gè)部分，它的性能好壞直接關(guān)系到鎖相輸出的相位噪聲和雜散指標(biāo)。它可以由AD公司提供的PLL仿真軟件ADIsimPLL ver 3．O直接生成，根據(jù)設(shè)計(jì)要求，采用三階無源超前滯后濾波器，各項(xiàng)參數(shù)設(shè)置如下：輸出頻率設(shè)為1．513 725 49 GHz，N為772，鑒相頻率設(shè)為1．960 784 31 MHz，壓控振蕩器增益KVCO設(shè)為25．9 MHz／V，環(huán)路帶寬設(shè)為10 kHz，相位裕量設(shè)為45°，最終生成電路如圖4所示。

壓控振蕩器部分的芯片選取主要考慮以下幾個(gè)方面：具有一定的壓控靈敏度；控制特性的線性好；開環(huán)相位噪聲低；頻率穩(wěn)定度高等?；谝陨显颍x取Mini-circuits公司的寬帶低相噪器件ROS-1540-419+，其主要技術(shù)性能如表1所示。

3 結(jié)果分析
系統(tǒng)的相位噪聲主要由PLL的相噪性能決定，而其雜散性能則取決于DDS。PLL相位噪聲主要由三部分組成：VCO固有的相位噪聲；鑒相器、環(huán)路濾波器、分頻器的相位噪聲以及參考頻率的相位噪聲。根據(jù)PLL仿真軟件ADIsimPLL ver 3．0的仿真結(jié)果，得出系統(tǒng)在10 kHz處相位噪聲指標(biāo)為-91．96 dBc／Hz，與實(shí)驗(yàn)所得結(jié)果比較接近；DDS的雜散主要是由于相位舍位造成的相位截?cái)嚯s散、幅度量化誤差造成的雜散以及由于DAC非線性引起的雜散，經(jīng)過實(shí)際測(cè)量雜散優(yōu)于-65 dBc；系統(tǒng)輸出時(shí)鐘的頻率分辨率=DDS輸出的頻率分辨率×(N／R)=0．023×(772／17)=1．044 Hz；DDS的配置時(shí)間約為32×4+24×(1／100)=368 ns；PLL的鎖定時(shí)間約為619μs；最終輸出頻率為1 513．796 MHz。
用頻譜儀測(cè)得的合成器輸出頻譜圖如圖5所示。

4 結(jié) 語(yǔ)
實(shí)驗(yàn)表明：本設(shè)計(jì)采用DDS激勵(lì)PLL的頻率合成方案產(chǎn)生的1 514 MHz的本振源，頻率穩(wěn)定、可靠，滿足了系統(tǒng)高精度和寬頻帶的需要，而且該電路可以通過仿真確定電路參數(shù)，通過FPGA控制輸出頻率，調(diào)試簡(jiǎn)單，性能穩(wěn)定。采用DDS+PLL的頻率合成技術(shù)綜合了DDS和PLL各自的優(yōu)點(diǎn)，具有優(yōu)良的技術(shù)性能，在工程中已得到了廣泛的應(yīng)用。