雷達(dá)視頻信號模擬器的硬件設(shè)計與實(shí)現(xiàn)

該系統(tǒng)需產(chǎn)生和差三通道I，Q共6路回波信號，而每路信號都需將對應(yīng)的雜波、噪聲及目標(biāo)參數(shù)下載到Flash存儲器中。由于數(shù)據(jù)量較大，且考慮到下載速度，該背板總線采用了自行設(shè)計的單環(huán)總線結(jié)構(gòu)。該結(jié)構(gòu)采用基于低壓差分信號收發(fā)器DS92LV18和低壓差分信號傳輸模擬交叉點(diǎn)開關(guān)SCAN90 CP02來實(shí)現(xiàn)。通過各子卡的插拔，實(shí)現(xiàn)對SCAN90 CP02的邏輯控制，從而保證無論背板各擴(kuò)展槽是否有卡，整個環(huán)路都保持封閉狀態(tài)。DS92LV18的主要性能：15～66 MHz，18：1／1：18串行／解串器；收發(fā)一體設(shè)計；內(nèi)置發(fā)射／接收數(shù)字鎖相環(huán)；提供幀同步、幀檢測、時鐘恢復(fù)功能；可進(jìn)行單器件環(huán)路測試，器件引腳基本兼容，設(shè)有本地及線路環(huán)回模式。SCAN90CP02的特點(diǎn)：每通道的傳輸速率達(dá)1.5 Gb／s；低功耗；在雙中繼器模式下，最高速率時，電流為70 mA；低輸出抖動；配置有預(yù)增強(qiáng)功能，可驅(qū)動有損耗的背板和電纜LVDS／BLVDS／CML／LVPECL輸入；LVDS輸出。由這兩款器件組成的環(huán)網(wǎng)總線最大數(shù)據(jù)喬吐速度為1.188 Gb／s，能夠滿足快速下載數(shù)據(jù)的要求。圖3給出單環(huán)總線的結(jié)構(gòu)原理框圖。

2.3視頻信號卡

視頻信號卡為整個系統(tǒng)的核心部分，因其視頻信號的生成所涉及的運(yùn)算量很大，單個DSP難以生成多路視頻信號，同時出于系統(tǒng)升級的考慮，因此該視頻信號模擬器的每路都使用高性能的TMS320C6713型浮點(diǎn)數(shù)字信號處理器。該DSP采用先進(jìn)的超長指令字結(jié)構(gòu)，內(nèi)置8個獨(dú)立的功能單元、2個定點(diǎn)算術(shù)邏輯單元，2個浮點(diǎn)乘法器，4個浮點(diǎn)ALU、32個32位通用目的寄存器，4 K字節(jié)的L1高速程序緩存區(qū)，4 K字節(jié)的L1高速數(shù)據(jù)緩存器，256 K字節(jié)的L2兩級數(shù)據(jù)緩存器。這種結(jié)構(gòu)能最大限度地發(fā)揮8個功能單元的并行計算能力，使得300 MHz系統(tǒng)時鐘工作下的DSP性能達(dá)到2400MI／s和1 800MFLO／s。

單路視頻信號生成原理框圖如圖4所示。其中，DSP完成視頻信號運(yùn)算；FPGA(1)用于控制LVDS收發(fā)器接收來自總線上的命令、地址及數(shù)據(jù)，在產(chǎn)生視頻信號前，將上位機(jī)事先產(chǎn)生的雜波數(shù)據(jù)、噪聲及目標(biāo)參數(shù)下載至Flash存儲器中。在生成視頻信號期間，F(xiàn)PGA(1)判斷DSP的工作狀態(tài)，將Flash存儲器的數(shù)據(jù)讀入輸入FIFO中；FPGA(2)主要完成DSP瀆寫輸入、輸出FIFO的邏輯轉(zhuǎn)換，接收來自DSP計算視頻信號相對PRF信號的延遲時間，通過FPGA(1)接收同步信號，讀取輸出FIFO的數(shù)據(jù)并啟動D／A轉(zhuǎn)換器；DSP將輸入FIFO的數(shù)據(jù)瀆人其內(nèi)部RAM，根據(jù)對應(yīng)的數(shù)據(jù)及目標(biāo)參數(shù)生成所需的視頻信號數(shù)據(jù)，并將運(yùn)算后的數(shù)據(jù)寫入輸出FIFO。FIFO采用IDT72V17160，其讀寫速度可達(dá)100 MHz。

3系統(tǒng)工作流程

上位機(jī)根據(jù)噪聲和雜波模型脫機(jī)產(chǎn)生和路、方位差、俯仰差三通道I／O雜波、噪聲及目標(biāo)參數(shù)，由上位機(jī)發(fā)出指令、卡地址將各通道的數(shù)據(jù)下載至對應(yīng)的Flash存儲器。然后，由上位機(jī)生成DSP指令，發(fā)送至主控卡的緩存中，觸發(fā)同步信號，將指令發(fā)送至DSP，同時視頻卡根據(jù)該同步信號產(chǎn)生視頻信號，DSP對視頻信號進(jìn)行采樣、運(yùn)算，并將其結(jié)果及狀態(tài)信息發(fā)送至上位機(jī)顯示。