基于FPGA的LVDS高速差分板間接口應用

1 發(fā)送端與接收端系統(tǒng)設計
1．1 發(fā)送與接收系統(tǒng)框圖
傳輸接口原理圖如圖2。

其中clkO和clkl80兩路反相時鐘由FPGA內部的DCM模塊將板載時鐘芯片產(chǎn)生的100 MHz時鐘倍頻產(chǎn)生，時鐘可靈活配置為100、200和400 MHz從而滿足不同速率ADC數(shù)據(jù)流量傳輸，關于DCM的配置方法下文有詳細描述。
兩個FIFO為FPGA內部的blockRAM軟FIFO，是為了緩存來自ADC采集的數(shù)據(jù)。
傳輸控制邏輯是為了產(chǎn)生對FIFO、ODDR以及各個傳輸控制信號，其內部狀態(tài)機狀態(tài)轉換圖如圖3。

data-tx為INCMOS2．5標準的單端控制信號，由該信號控制數(shù)據(jù)的傳輸與中止；ODDR模塊的作用是將來自于兩個FIFO的兩路SDR單速率信號，轉換為一路DDR信號。其內部原理下文有專門介紹。
DDR同步時鐘clktx最高可由兩級DCM倍頻產(chǎn)生400MHz的數(shù)據(jù)傳輸始終，從而達到單路800 MHz的DDR數(shù)據(jù)速率。該時鐘信號通過LVDS驅動器差分傳輸給接收端，作為接收同步時鐘。
板間接插器一共分配了24路LVDS差分傳輸通道，其中一路分配給同步時鐘clktx，剩下的23對均可作為數(shù)據(jù)傳輸用，因此可以達到800 MHz×23×1 bit=18．4 Gbit／s的接口速率。接收端原理圖如圖4。

接收端接收到由發(fā)送端傳輸來的DDR數(shù)據(jù)信號、DDR同步時鐘clktx以及數(shù)據(jù)同步信號dma一tx。
傳輸端控制邏輯根據(jù)dma tx信號使能DDR接收器IDDR以及后端的FIFO。
DDR信號經(jīng)過IDDR模塊后生成兩路普通數(shù)據(jù)信號D1out(9：0)和D2out(9：0)，經(jīng)過數(shù)據(jù)轉換模塊轉換為32位浮點數(shù)，供給接收FIFO。
后端的四片ADSP TS201 DSP芯片通過SDRAM接口或者64位通用總線訪問接收FIFO，提取AD采集的浮點數(shù)據(jù)，完成快速測頻或者快速傅立葉變換等各種通用算法。
1．2 DDR信號產(chǎn)生電路：ODDR邏輯
DDR雙倍數(shù)據(jù)傳輸模式相較于SDR(singledma rate)在不改變時鐘信號前提下，可利用時鐘的雙沿(上升／下降沿)進行數(shù)據(jù)采集傳輸，從而獲得接近于SDR兩倍的數(shù)據(jù)傳輸率，所以DDR技術優(yōu)勢顯而易見，既可以保持時鐘信號不變及電路穩(wěn)定性，又可較大幅度提高數(shù)據(jù)傳輸速率。
在發(fā)送端模塊中，核心部分為ODDR模塊，該模塊的作用在于將兩路SDR的數(shù)據(jù)率信號轉換為DDR信號，分別在上升沿和下降沿進行傳輸。
ODDR模塊由兩個專用DDR寄存器和一個復用器組成，兩個寄存器采用反相時鐘輸入，且復用器模塊也由時鐘驅動如圖5(a)。

系統(tǒng)接收端通過IDDR模塊將DDR信號分解為兩路普通速率信號輸出，由于在本應用中傳輸?shù)腄DR信號，上升沿為一路AD采集的信號，下降沿為另外一路AD采集的信號，把數(shù)據(jù)分為虛實兩部，并且在后端DSP進行并行處理，需要兩路SDR數(shù)據(jù)輸出具有相同的相位，采取如圖5(b)所示結構。

1．3 LVDS輸出端口配置
Xilinx的Vertex系列FPGA均在IO端口集成了LVDS收發(fā)器。要采用LVDS差分標準傳輸信號，需要對FPGA的IO端口進行配置，從而使綜合工具在FPGA布局布線流程中，將INDS驅動器結合到IO端口上。
在發(fā)送端，應在IO端口配置OBUFDS模塊(圖6)。