3．7 GHz寬帶CMOS LC VCO的設(shè)計

1 LC VCO的電路設(shè)計
1．1 VC0結(jié)構(gòu)的選擇
常用的VCO結(jié)構(gòu)主要有三種：單nMOS結(jié)構(gòu)、單pMOS結(jié)構(gòu)、nMOS和pMOS電流復(fù)用結(jié)構(gòu)。在0．18μm的工藝條件下受到閾值和輸出幅度的限制，電流復(fù)用結(jié)構(gòu)已很少被采用。在相同功耗的情況下，單pMOS結(jié)構(gòu)的VCO相噪性能要比單nMOS的VCO好，由于pMOS管具有限壓作用，按照對大的輸出幅度的要求，采用了單nMOS結(jié)構(gòu)的VCO，具體電路如圖l所示。

為了滿足工作頻帶的帶寬需求同時補償工藝、溫度以及電源電壓變化的影響，VCO須有很大的帶寬。隨著CMOS工藝的發(fā)展，VCO的工作頻率不斷提高同時電源電壓隨之降低，導(dǎo)致VCO的增益變得很大，進而嚴(yán)重降低整個鎖相環(huán)的相噪性能以及雜散性能。為了解決這個問題本文采用了離散調(diào)節(jié)和連續(xù)調(diào)節(jié)相結(jié)合的方式：利用變?nèi)莨軐崿F(xiàn)VCO的連續(xù)調(diào)節(jié)，同時增加了數(shù)字控制的電容陣列實現(xiàn)對VCO的離散調(diào)節(jié)，這樣通過相鄰覆蓋的子帶來實現(xiàn)很大的調(diào)節(jié)范圍。這樣VCO的調(diào)節(jié)曲線就由單一連續(xù)的調(diào)節(jié)曲線如圖2(a)變成多個子帶的調(diào)節(jié)曲線如圖2(b)。

1．2 片上電感的設(shè)計
設(shè)計高性能LCVCO的主要問題在于設(shè)計高品質(zhì)因子的諧振腔，這可以在相噪的表達式中看出來，即

式中：L(△w)是載波頻率w0頻偏△w處的相位噪聲；k為玻爾茲曼常數(shù)；T為絕對溫度；F為經(jīng)驗因子；A為振蕩幅度；Qtank為諧振腔的品質(zhì)因子。而諧振腔的品質(zhì)因子可以表示為

式中：QC為電容的品質(zhì)因子；QL為電感的品質(zhì)因子。
電容的QC值遠(yuǎn)大于電感的QL值，所以諧振腔的Qtank值略小于電感的QL值，諧振腔的Qtank值主要取決于電感的QL值，提高電感的QL值可以明顯改善VCO的相噪性能。
本設(shè)計所采用的和艦工藝的頂層金屬為0．8μm的薄層金屬，這對電感的QL值有著非常大的影響。在設(shè)計中，將五層金屬與六層金屬并聯(lián)以組成兩層螺旋電感，可增加電感線圈的厚度，降低電感的串聯(lián)直流電阻，進而提高電感的QL值，采用HFSS對電感進行建模得到的三維圖如圖3所示。

參數(shù)提取得到的π模型等效電路如圖4所示。仿真得到該電感在3．7 GHz時的Q值為6．5。

CMOS工藝普遍采用高摻雜的襯底以降低閂鎖效應(yīng)，對于射頻無源器件來說是非常不利的，電磁場耦合到襯底產(chǎn)生的襯底渦流損耗和電容耦合損耗會嚴(yán)重降低無源器件的Q值。在電感的設(shè)計中，通常采用地屏蔽層阻止磁場耦合到襯底以提高Q值。本文所采用的結(jié)構(gòu)如圖5所示，同文獻中的結(jié)構(gòu)相比，渦流半徑變小，渦流之間的互感也變小，進而減少了渦流磁場的強度，對電感的影響這樣可以大大降低。

1．3 射頻開關(guān)的設(shè)計
在CMOS工藝中，通常采用NMOS來作為射頻開關(guān)。由射頻開關(guān)與MIM電容組成的開關(guān)電容是諧振腔的一部分，其性能會影響到整個VCO的性能，一方面開關(guān)電容的Q值會影響到諧振腔的Q值，另一方面開關(guān)電容的最大電容與最小電容的比值會影響到VCO的調(diào)節(jié)范圍。
射頻開關(guān)在開啟和關(guān)閉時的等效電路如圖6所示。

Cd是漏端寄生邊緣電容，其值等于WswCdd，其中Wsw是開關(guān)管的寬度，Cdd漏端邊緣電容，單位為fF／μm。