采用FPGA的振動模擬器設計

1 引言

振動臺的作用之一是將被測物件置于振動臺上測量其受迫振動時的表現(xiàn)，一般振動臺的振動是由振動分析儀控制的，但是由于振動臺體積形狀和考慮到成本等原因，不利于振動分析儀的研發(fā)，所以設計振動模擬器對振動分析儀的研發(fā)有重要的現(xiàn)實意義。

振動模擬器應盡量對振動臺的實際振動情況進行模擬。振動臺本身的振動將不可避免地受到噪聲的影響，導致它的振動不一定是符合需求的振動。所以要使振動模擬器對振動臺的實際振動情況進行模擬，就必需人為地在采樣信號中加入噪聲。而出于對振動分析儀研發(fā)調試的需要，盡量將噪聲范圍處理成可控的，這樣便于調試振動分析儀。

利用FPGA開發(fā)振動模擬器研制開發(fā)費用低，不承擔投片風險，通過開發(fā)工具在計算機上完成設計，電路設計周期短。所以本文采用FPGA實現(xiàn)振動模擬器設計，由ADC模塊接收調頻和調幅信號,傳給FPGA模塊，F(xiàn)PGA由調頻信號計算出對應的時鐘，且按此時鐘輸出經調幅的數(shù)字正弦波，驅動DAC輸出模擬的正弦波，最終和模擬的噪聲相疊加，實現(xiàn)對實際振動臺的模擬。

2 原理框圖和基本設計思想

圖1 硬件原理框圖

振動模擬器的原理框圖如圖1所示，圖中由ADC模塊分別接收調頻和調幅信號給FPGA模塊，F(xiàn)PGA模塊將串行的調頻和調幅信號，經串并轉換，分別變成一個16位的并行調頻信號和一個16位的并行調幅信號。FPGA輸出經調頻調幅的數(shù)字的正弦波，并驅動串行DAC（輸出理想信號）輸出模擬的正弦波；用戶通過按鍵確定想要產生的噪聲的頻率范圍，F(xiàn)PGA經計算得到滿足用戶要求的頻率，驅動并行DAC（輸出噪聲），產生模擬 的噪聲，經電流電壓轉換后由同相求和電路將信號與噪聲相疊。

整個系統(tǒng)最終輸出0.1～5KHz的振動信號和200KHz以下的振動噪聲相疊的模擬量。

3 FPGA功能模塊介紹

3．1 芯片選擇

在本設計中，選用Altera 公司的Cyclone系列，型號是EP1C6Q240C8的芯片，PQFP封裝。這款芯片有240個引腳，其中用戶可用185個引腳。有5980個邏輯單元，32列20行邏輯陣列塊。有2個PLL鎖相環(huán)，20個M4K的ROM，每塊ROM為4Kbit，可以另加1位奇偶校驗位。

3．2 原理說明

FPGA模塊接收2個ADS1100的芯片，經串并轉換，得到調頻和調幅信號。

波形發(fā)生的基本原理是：對幅值是1的正弦波在一個周期內的波形按1/200倍周期的時間間隔取200個點，存儲這200個時間點所對應的波形的幅度，存儲到FPGA的片內ROM中。正弦波幅度表僅需200×16bit=3.2kbit的存儲空間，可用FPGA的一塊片內ROM實現(xiàn)。通過查表法產生一系列的值，將這些值和調幅信號相乘就得到一系列的幅度值，即串行DAC的數(shù)字輸入，而這些幅度的輸出頻率是調頻信號值的200倍。類似的，利用FPGA一塊片內ROM以存儲200KHz以下噪聲的正弦波幅度表（一個周期內的波形按1/20倍周期的時間間隔取20個點）。

調頻信號和調幅信號的分辨率16比特，輸出的正弦信號的分辨率是16比特。

4 AD、DA芯片與FPGA的接口

考慮到本系統(tǒng)需要較多的高頻時鐘，而若時鐘管理不當，則因DAC工作不穩(wěn)定會導致系統(tǒng)工作出錯；由于連線和邏輯單元的延遲作用,使輸出信號出現(xiàn)毛刺，產生冒險現(xiàn)象。因此純粹依靠傳統(tǒng)的邏輯電路難以達到理想的性能要求，這時就必須依賴FPGA內部的專用硬件電路PLL和引入高頻時鐘的方法產生無有害毛刺的同步時鐘輔助實現(xiàn)高性能的設計。

FPGA芯片和ADC、DAC芯片的接口電路原理圖如圖2所示。

圖2 FPGA與AD、DA芯片的接口電路