基于AD9958多波形雷達(dá)信號源軟硬件的設(shè)計(jì)
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3．3 時(shí)序仿真
時(shí)序控制在QuartusII7．2軟件下完成，其一個(gè)周期內(nèi)的時(shí)序仿真如圖4所示，將10 MHz的dspclk用作脈沖計(jì)數(shù)時(shí)鐘，由于計(jì)數(shù)時(shí)鐘為0．1μs，則計(jì)數(shù)2 000次相當(dāng)于200μs。所以設(shè)置pridata與pwdata為預(yù)置的脈沖重復(fù)周期與脈沖寬度值的10倍，則計(jì)數(shù)后正好是脈沖重復(fù)周期和脈沖寬度值。radar_pulse為雷達(dá)脈沖，interruptl為引前幀同步，作為DSP中斷1，用于DSP中設(shè)置脈內(nèi)參數(shù)；interrupt2作為DSP中斷2，用于設(shè)置脈外參數(shù)；IOUPDATA為DDS更新信號。在線性調(diào)頻方式下，R_pcontrol觸發(fā)DDS產(chǎn)生掃頻方向?yàn)檎木€性調(diào)頻信號；L_pcontrol觸發(fā)DDS產(chǎn)生掃頻方向?yàn)樨?fù)的線性掃頻信號。在相位編碼方式中，以m15序列碼作為相位控制為例，p_control為相位選擇脈沖，產(chǎn)生m15序列碼11l 101 01100l 000。由圖4的仿真結(jié)果可知，其產(chǎn)生的時(shí)序與圖2要求的時(shí)序相同，從而驗(yàn)證了系統(tǒng)設(shè)計(jì)的正確性。本文引用地址：http://www.ex-cimer.com/article/189026.htm
3．4 實(shí)驗(yàn)結(jié)果
此系統(tǒng)可方便產(chǎn)生參數(shù)可調(diào)的常規(guī)脈沖、線性調(diào)頻、相位編碼脈沖信號，在示波器下觀察得出，利用AD9958設(shè)計(jì)產(chǎn)生的信號波形精度高。圖5(a)為示波器觀察的脈沖同步信號和常規(guī)脈沖信號，圖5(b)為信號局部放大圖。由圖5(a)可看出：u0的脈沖信號為20μs；由圖5(b)可看出：中頻頻率f0=30MHz，脈沖重復(fù)周期為1000μs，脈沖寬度為20μs。
4 結(jié)語
在介紹DDS芯片AD9958基礎(chǔ)上，介紹了雷達(dá)頻率合成器中頻產(chǎn)生模塊，并仿真了其中的FPGA時(shí)序控制模塊。該雷達(dá)模擬器可靈活配置信號種類、脈寬和重復(fù)周期的多種參數(shù)，其穩(wěn)定度高，精度高，分辨率高，且可實(shí)現(xiàn)雙路正交輸出。
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