一種基于FPGA的PXA270外設時序轉換接口設計
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(2)PXA270對外設指定寄存器單次讀操作PXA270先向FPGA的命令寄存器寫入對該外設指定寄存器的單次讀指令，此時，FPGA給出對外設的讀時序，并驅(qū)動RAM的地址總線、寫時鐘等信號，將外設數(shù)據(jù)總線上的數(shù)據(jù)傳送到RAM中。再延時1μs，PXA270從RAM中讀出數(shù)據(jù)。
(3)PXA270對外設批數(shù)據(jù)寫操作與單次寫操作不同的是，PXA270需先將所要寫入的數(shù)據(jù)存儲到RAM的連續(xù)空間，然后向FPGA的命令寄存器寫入批數(shù)據(jù)寫操作指令，F(xiàn)P-GA根據(jù)接收到的命令將RAM中的數(shù)據(jù)分次送至外設數(shù)據(jù)總線，且需保證向COM20020的寫時序與之同步。
(4)PXA270對外設批數(shù)據(jù)讀操作 由FPGA給出對外設的連續(xù)多次讀時序?qū)⑼庠O中的數(shù)據(jù)送人RAM，完成存儲工作。PXA270等待批數(shù)據(jù)讀完成中斷發(fā)生后對RAM進行連續(xù)讀。本文引用地址：http://www.ex-cimer.com/article/191920.htm
3 功能模塊設計
3．1 時序發(fā)生模塊設計
COM20020有80xx-like和68xx-like兩種總線訪問方式。這里中實現(xiàn)68xx-like訪問方式，圖2為其讀寫訪問時序。
讀寫時序的共同要求為：片選信號CS必須先于DS至少5 ns，并且只允許在DS無效之后CS才能恢復為高電平；讀寫方向信號DIR應在DS有效前至少10 ns建立；DS高電平寬度不小于20 ns。兩者的不同要求：寫時序的地址總線先于操作脈沖DS至少15 ns建立，DS低電平不小于20 ns，數(shù)據(jù)總線有效數(shù)據(jù)必須在DS變高之前至少30 ns建立，保持至DS變高后至少10 ns；而讀時序的地址總線先于片選信號至少15 ns建立，DS低電平不小于60 ns，DS變低到數(shù)據(jù)總線數(shù)據(jù)有效的間隔最大為40 ns，DS變高到數(shù)據(jù)總線高阻抗的間隔最大為20 ns，這是COM20020作為數(shù)據(jù)輸出方給訪問設備提供的特性。針對以上讀寫時序的要求，具體設計如下：DIR在一次操作中只有高或低電平一種可能，通過命令寄存器在操作前事先給出，而后給出使能信號，DS在CS有效之后變低，而在CS無效之前變高，以便數(shù)據(jù)可靠鎖存。
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