基于ADSP-TS201的著陸雷達(dá)恒虛警電路實現(xiàn)

其中先出寄存器模塊FIFO1存貯前8個距離單元的回波數(shù)據(jù)，而先進(jìn)先出寄存器模塊FIFO2存貯后8個距離單元的回波數(shù)據(jù)之和的平均值。輸入數(shù)據(jù)進(jìn)入芯片內(nèi)部，經(jīng)累加電路(采用加新值，減舊值的方案)，前8個距離單元數(shù)據(jù)之和，在CP4脈沖到來時打入寄存器Rag1中，同時后8個距離單元數(shù)據(jù)之和的平均值也由FIFO2中取出，并存在寄存器Rag2中，二者經(jīng)選大后大者存在寄存器Pag5中，同時被測數(shù)據(jù)也存入寄存器Rag4中，二數(shù)據(jù)經(jīng)減法運算，其差送出芯片，再經(jīng)反對數(shù)電路，得到恒虛警輸出。
8個距離單元的數(shù)據(jù)累加器，在零距離的前8個距離單元時間內(nèi)要完成初始化過程：加新值減去零，這樣經(jīng)過8個距離單元，累加寄存器內(nèi)將保持著前8個距離單元的數(shù)據(jù)之和，從第9個距離單元開始，才進(jìn)行“加新減舊”運算，這樣使累加器和寄存器內(nèi)總是保存當(dāng)前最新8個距離單元的數(shù)據(jù)之和。這樣，只有經(jīng)過19個距離單元，后8個距離單元數(shù)據(jù)之和的平均值才有效。故FPGA內(nèi)部需產(chǎn)生兩個清零信號：FIFO1輸出寄存器清零信號為CLR1，F(xiàn)IFO2輸出寄存器清零信號為CLR2。雷達(dá)的航向天線和下滑天線是以1 Hz的頻率交替工作的。當(dāng)天線轉(zhuǎn)換時，其存貯器內(nèi)仍保留著另一個天線掃描時的數(shù)據(jù)，這些數(shù)據(jù)需要廢棄，而要存貯掃描后的新數(shù)據(jù)，且要不斷地更新。當(dāng)接收到天線轉(zhuǎn)換的信息時，要產(chǎn)生兩個清零信號：CLR1和CLR2，分別對兩個存貯器清零。
估直流電路是在雷達(dá)休止期內(nèi)，取16個距離單元，電平在恒虛警和非恒虛警兩種工作狀態(tài)時，直流電平基本不變。

4 仿真驗證
運用針對ADI公司的DSP器件而專門開發(fā)的平臺一Visual DSP++進(jìn)行編程仿真，驗證所設(shè)計的恒虛警電路功能。輸入一組雷達(dá)原始數(shù)據(jù)，對其進(jìn)行處理，根據(jù)輸出的波形驗證此檢測器。輸入信號波形如圖3所示，輸出信號波形如圖4所示。

由圖3可知，目標(biāo)信號湮沒在各種噪聲中，必須經(jīng)過濾波處理才能得到所需信號波形。將雷達(dá)信號數(shù)據(jù)輸入仿真系統(tǒng)，從圖4輸出信號波形上看，波形較為理想，達(dá)到了預(yù)期目標(biāo)。
通過仿真驗證，發(fā)現(xiàn)輸出信號已經(jīng)將雜波大部分濾除，所得信號基本與所需目標(biāo)信號一致，結(jié)果比較理想，說明設(shè)計比較合理。

5 結(jié)束語
文中著重介紹了一種著陸雷達(dá)恒虛警處理的實現(xiàn)方法，并在FPGA上進(jìn)行了電路設(shè)計，最后通過仿真進(jìn)行了驗證，取得了較好的效果。