嵌入式存儲器的測試及可測性設計研究

引言

近年來，消費者對電子產(chǎn)品的更高性能和更小尺寸的要求持續(xù)推動著SoC（系統(tǒng)級芯片）產(chǎn)品集成水平的提高，并促使其具有更多的功能和更好的性能。要繼續(xù)推動這種無止境的需求以及繼續(xù)解決器件集成領域的挑戰(zhàn)，最關鍵的是要在深亞微米半導體的設計、工藝、封裝和測試領域獲得持續(xù)的進步。

SoC是采用IP復用技術(shù)的一種標準設計結(jié)構(gòu)，在多功能電子產(chǎn)品中得到了廣泛的應用。SoC的典型結(jié)構(gòu)包括CPU、存儲器、外圍邏輯電路、多媒體數(shù)字信號編解碼器和接口模塊等?，F(xiàn)在的SoC中，存儲器通常占據(jù)整個芯片的大部分面積，并且可能包括各種類型的嵌入式存儲器，如DRAM、SRAM及Flash存儲器等，可滿足不同的應用需要。目前SoC設計要求存儲器的容量不斷地增大，嵌入式存儲器在SoC中所占的面積百分比也隨之不斷增加。另外，SoC的復雜度不斷地提高而集成電路工藝尺寸在不斷減小，這就導致嵌入式存儲器的制造缺陷比例也不斷地增加。因此嵌入式存儲器的故障率對于SoC的總成品率的影響越來越大，而保證低故障率的關鍵是高效率和高故障覆蓋率的嵌入式存儲器測試方案。

在我國，集成電路測試及可測性設計，特別是存儲器的測試研究相對國際上的研究比較落后。目前，我國自主研究的測試算法以及開發(fā)的測試設備還沒有形成產(chǎn)業(yè)化，還不能與國際上先進的集成電路測試設備相抗衡。而近幾年來，我國在集成電路領域加大了投入，集成電路產(chǎn)業(yè)也得到了長足的進步。

集成電路測試也是一個知識密集型的高投入領域，一直是我國集成電路產(chǎn)業(yè)發(fā)展的制約因素。半導體工業(yè)成本發(fā)展的特點就是它的單位功能制造成本以每年平均25%~30%的比例下降，而測試成本卻以每年平均10.5%的比例提高。隨著集成電路復雜度的不斷提高，為其設計的測試電路也越來越復雜，測試電路占用的芯片面積及設計制造成本也變得更高。

本文對嵌入式存儲器的測試及可測性設計進行研究總結(jié)，為我國存儲器測試的研究以及集成電路測試產(chǎn)業(yè)的發(fā)展奠定堅實的技術(shù)基礎。

嵌入式存儲器測試方法

半導體存儲器自20世紀60年代開始設計生產(chǎn)以來，在設計結(jié)構(gòu)、產(chǎn)品的性能和存儲的密度等各方面發(fā)生了巨大的變化，現(xiàn)在嵌入式存儲器技術(shù)的發(fā)展已經(jīng)取得了很大的成就，并被廣泛應用于各類基于SoC芯片設計的電子產(chǎn)品中，已經(jīng)成為大多數(shù)電子系統(tǒng)中必不可少的組成部分，在人們的生產(chǎn)生活中起到了舉足輕重的作用。嵌入式存儲器的測試方法主要包括以下三類：

存儲器直接存取測試

此類測試方法把嵌入式存儲器部分從整個系統(tǒng)中分離出來，由專用的存儲器測試電路連接到存儲器接口上對嵌入式存儲器進行測試，系統(tǒng)框圖如圖1所示。

圖1 存儲器直接存取測試

專門設計的存儲器接口電路僅在需要對存儲器進行測試時才通過I/O多路選擇器選擇使用，并利用測試儀產(chǎn)生的存儲器測試向量對存儲器進行測試。因此這種測試方法可以從芯片的封裝引腳直接對嵌入式存儲器進行測試，也可以直接對存儲器測試的邏輯狀態(tài)和存儲器運行的過程進行監(jiān)控和測試，可以方便地實現(xiàn)嵌入式存儲器的多種測試算法。但這種測試方法也存在不足之處，對存儲器進行測試的測試向量需要串行化后才能通過I/O端口的多路選擇器送入存儲器接口電路，這樣不僅增加了測試的復雜度，而且還增加了測試的時間。

片上微處理器測試

這種測試方法利用SoC上的微處理器構(gòu)造測試系統(tǒng)對嵌入式存儲器進行測試。首先，選擇對嵌入式存儲器進行測試的測試算法，利用微處理器的匯編語言編寫相應的測試算法程序；然后，通過微處理器匯編語言的編譯器得到可執(zhí)行代碼；接下來，將可執(zhí)行代碼下載到系統(tǒng)中，通過微處理器的運行產(chǎn)生相應的測試向量，并按照測試算法對嵌入式存儲器進行測試。測試的結(jié)果由微處理器進行比較評估，也可以由專門設計的結(jié)果處理電路進行結(jié)果判定。

這種測試方法的優(yōu)點是利用SoC現(xiàn)有資源，而不需要設計額外的測試電路，也不需要對現(xiàn)有電路進行任何修改，因此不會增加額外的面積開銷，也不會降低性能。這種測試方法可以采用任何一種測試算法對嵌入式存儲器進行測試，可以提供全故障診斷和進行全速測試。但是這種測試方法也有一定的缺點，首先芯片中的嵌入式存儲器部分或者全部與微處理器不相連，需要有專用的接口電路對測試算法的二進制代碼進行處理，其次不同測試算法的編程和程序修改需要大量的時間和人力，還有這種測試方法不能測試存儲測試程序的存儲器。

存儲器內(nèi)建自測試

存儲器內(nèi)建自測試（Build-in Self Test, BIST）是近幾年里大量應用于存儲器測試領域里的一種非常重要的技術(shù)。這種技術(shù)利用芯片內(nèi)部專門設計的BIST電路進行自行測試，能夠?qū)η度胧酱鎯ζ?、組合和時序邏輯電路等具有復雜電路結(jié)構(gòu)的嵌入式模塊進行全面的測試。存儲器BIST電路將產(chǎn)生測試向量的電路模塊以及檢測測試結(jié)果的比較模塊都置于芯片的內(nèi)部，在測試完成后，將測試的結(jié)果通過芯片的測試管腳送出到芯片的外部，從而增加了很少的管腳用于進行測試。存儲器BIST電路的結(jié)構(gòu)包含三類：與系統(tǒng)正常運行并發(fā)的存儲器BIST電路結(jié)構(gòu)；與系統(tǒng)正常運行不能并發(fā)的存儲器BIST電路結(jié)構(gòu)，在存儲器BIST電路運行期間，必須中斷系統(tǒng)的正常運行，同時存儲器內(nèi)不能保存系統(tǒng)運行的任何信息；與系統(tǒng)正常運行不能并發(fā)，但是在存儲器BIST電路運行期間，可以保存系統(tǒng)運行時的內(nèi)容，并在系統(tǒng)測試結(jié)束后恢復運行。

針對不同的嵌入式存儲器，需要專門針對可能產(chǎn)生的各種缺陷類型，采用一種或多種測試算法來設計專用BIST電路。通常嵌入式存儲器的BIST電路包括測試向量產(chǎn)生模塊、測試算法控制模塊和結(jié)果分析模塊。結(jié)構(gòu)框圖如圖2所示。

圖2 存儲器BIST電路結(jié)構(gòu)

存儲器的測試算法

存儲器測試需要根據(jù)測試算法的要求產(chǎn)生大量的測試向量，要反復對所有的存儲器單元進行讀/寫操作，并與預期值進行比較。測試算法設計的目標是能夠盡可能多地檢測出存儲器的各種故障。為了在盡可能短的測試時間和測試費用限制下測試出最多的存儲器故障，選擇高效的測試算法是至關重要的。目前應用比較廣泛的存儲器測試算法主要包括偽隨機存儲器測試算法、確定性存儲器測試算法，以及March系列存儲器測試算法三類。