基于FPGA實(shí)現(xiàn)的MELP混合線性碼激勵(lì)的系統(tǒng)框架介紹

2.5.1 自定義指令

開(kāi)發(fā)者可以通過(guò)向Nios處理器指令系統(tǒng)中添加自定義指令加快時(shí)間要求嚴(yán)格的軟件算法，也可以用自定義指令在單周期和多周期操作中執(zhí)行復(fù)雜的處理任務(wù)。另外，用戶添加的自定義指令邏輯電路可以訪問(wèn)Nios系統(tǒng)外的存儲(chǔ)器和邏輯電路。

復(fù)雜的操作序列可以在硬件中簡(jiǎn)化為單指令的執(zhí)行。這種特性允許開(kāi)發(fā)者為數(shù)字信號(hào)處理(DSP)、分組標(biāo)題處理和計(jì)算密集操作優(yōu)化自己的軟件。

Altera公司的SOPC Builder軟件提供了一個(gè)圖形用戶界面(GUI)，開(kāi)發(fā)者利用GUI可以向Nios嵌入式處理器中添加多達(dá)5個(gè)自定義指令。

2.5.2 標(biāo)準(zhǔn)CPU選項(xiàng)

Altera公司提供單獨(dú)的預(yù)定義指令來(lái)提高軟件性能。MUL和MSTEP指令就是與其他硬件一起實(shí)現(xiàn)的預(yù)定義指令。當(dāng)用戶在SOPC Builder中選擇這些CPU選項(xiàng)時(shí)，相關(guān)邏輯被增加到算術(shù)邏輯運(yùn)算單元(ALU)。例如，如果用戶選擇執(zhí)行MUL指令，整數(shù)乘法器被自動(dòng)地添加到CPU的ALU中，并在2個(gè)時(shí)鐘周期內(nèi)完成16位與16位的乘法操作(相同的操作若用循環(huán)的軟件程序?qū)崿F(xiàn)需要80個(gè)時(shí)鐘周期)。

3 MELP語(yǔ)音編碼的硬件構(gòu)成

硬件電路板由Altera公司的FPGA芯片EP2C8作為主控芯片，此外還包括：8 MB容量的SDRAM、2 MB容量的Flash、WM8731音頻芯片，自帶音頻D/A、A/D，為方便調(diào)試，另帶有串口。MELP語(yǔ)音編碼硬件構(gòu)成如圖2所示。

為便于程序的調(diào)試，擴(kuò)充了RS-232串口，可與計(jì)算機(jī)串口直接互聯(lián)。8 MB容量的SDRAM可為Nios II軟核處理器運(yùn)行嵌入式操作系統(tǒng)提供所需的存儲(chǔ)空間，2 MB容量的Flash也可為MELP的軟件編制提供存儲(chǔ)空間。WM8731音頻芯片提供快速的音頻編解碼數(shù)據(jù)碼流，并向揚(yáng)聲器傳輸解碼后的數(shù)據(jù)流。

WM8731是一個(gè)低功耗的立體聲Codec芯片，內(nèi)部集成了耳機(jī)放大功能，因此，WN8731也可以應(yīng)用于MD、DAT等設(shè)備[7]；內(nèi)建了24 bit(multi-bit)Σ-Δ三角模數(shù)轉(zhuǎn)換和數(shù)模轉(zhuǎn)換，ADC和DAC都使用了超采樣數(shù)字插值技術(shù)；支持?jǐn)?shù)字音頻的位數(shù)可以是16 bit~32 bit，采樣率從8 kHz~96 kHz；立體聲音頻輸出帶有數(shù)據(jù)緩存和數(shù)字音量調(diào)節(jié)，WM8731通過(guò)2~3根的串行接口進(jìn)行控制，可工作于主從模式。在3.3 V信號(hào)電壓時(shí)ADC可以達(dá)到90 dB的信噪比，1. 8 V信號(hào)電壓時(shí)ADC可以達(dá)到85 dB的信噪比。3.3 V信號(hào)電壓時(shí)的DAC信噪比可以達(dá)到100 dB，1.8 V信號(hào)電壓時(shí)DAC信噪比也有95 dB。ADC和DAC的頻率響應(yīng)都在8 kHz~96 kHz之間，可以有選擇地使用ADC的高通濾波。一般情況下，WM8731都是在專業(yè)聲卡領(lǐng)域中使用。

各芯片之間的互聯(lián)通過(guò)引線連接到FPGA的IO腳。Nios II處理器的內(nèi)部總線通過(guò)定義引腳連到IO，這樣需要連接到Avavon總線的芯片可通過(guò)IO腳連到總線上。圖3所示為WM8731CODEC芯片與主芯片FPGA的連接。



串口方面，SDRAM及Flash使用Nios II自帶的基于Avalon總線的軟IP。

本文討論了MELP混合線性碼激勵(lì)的FPGA實(shí)現(xiàn)的硬件構(gòu)成，介紹了硬件主要組成芯片及MELP編解碼的主要框架，可以用于下一步軟件程序的編制。