集成式比特誤碼率測(cè)試儀在FPGA中的應(yīng)用

　?。?）將生成的bit文件加載到單板上，顯示界面如圖4所示。

　　首先關(guān)注PLL Status狀態(tài)和Clocking Setting顯示的收發(fā)時(shí)鐘頻率，PLL Status狀態(tài)Locked表明GTP_DUAL的PLL已鎖定GTP的參考時(shí)鐘，GTP可正常工作。如狀態(tài)是Unlocked，則要檢測(cè)待測(cè)GTP的參考時(shí)鐘是否正常輸入。

　　測(cè)試高速串行信號(hào)的信號(hào)質(zhì)量，通常使用足夠帶寬和采樣率的示波器測(cè)試信號(hào)眼圖來(lái)評(píng)估，一但測(cè)試的眼圖不符合模板要求，需要調(diào)整高速串行接口的參數(shù)。使用IBERT核可以快速完成參數(shù)修改的任務(wù)，設(shè)置Loopback Mode在開環(huán)的模式下，TX Data Pattern為PRBS7-bit，調(diào)整擺幅、預(yù)加重參數(shù)，觀察示波器上的信號(hào)眼圖是否符合模板要求。圖5和圖6分別為調(diào)整擺幅預(yù)加重參數(shù)前后的眼圖，圖5所示眼圖對(duì)應(yīng)預(yù)加重0．8 dB、擺幅495 mV，眼圖的眼高太小且圖形碰撞模板，調(diào)整為預(yù)加重1．7 dB、擺幅1 180 mV，眼圖滿足的要求如圖6所示。

　為確定高速串行接口的參數(shù)是否滿足硬件及多種環(huán)境的需求，可通過(guò)在對(duì)端器件高速串行接口設(shè)置遠(yuǎn)端環(huán)回，設(shè)置待測(cè)試芯片的收發(fā)data pattern為統(tǒng)一模式，常溫及高低溫拷機(jī)，觀察誤碼率是否滿足要求，誤碼率需滿足E-10。例中與圖6對(duì)應(yīng)的參數(shù)值條件下，對(duì)端器件高速串行接口設(shè)置遠(yuǎn)端環(huán)回誤碼率為4．36E-10，滿足誤碼率要求。

　　Sweep Test Setting（掃描測(cè)試）其配置頁(yè)面如圖7所示，以Rx Sampling Point來(lái)進(jìn)行誤碼率測(cè)試定性分析信道質(zhì)量為例，較為容易理解，當(dāng)同定在某個(gè)采樣點(diǎn)進(jìn)行誤碼測(cè)試時(shí)，誤碼率達(dá)到E-10時(shí)，可判定信道質(zhì)量良好。在整個(gè)UI范圍內(nèi)進(jìn)行采樣點(diǎn)的掃描測(cè)試時(shí)，誤碼率達(dá)到E-10的采樣點(diǎn)越多，信號(hào)眼圖的眼睛張得越大，距離模板的余量越大，信道質(zhì)量越好。

　　3 結(jié)束語(yǔ)

　　通過(guò)以上實(shí)例，可見IBERT具有可操作性較強(qiáng)的GUI圖形界面，可操作性強(qiáng)、準(zhǔn)確、易用，可方便地設(shè)置高速串行收發(fā)通道的各項(xiàng)參數(shù)，并提供了多種環(huán)回模式及多種測(cè)試激勵(lì)源，并可通過(guò)自動(dòng)掃描測(cè)試，確定收發(fā)的最佳參數(shù)?？梢詽M足硬件測(cè)試時(shí)對(duì)高速串行收發(fā)通道信號(hào)測(cè)試的大部分需求，在故障定位等場(chǎng)合均可使用。在單板的硬件測(cè)試初期，使用IBERT可以輔助硬件測(cè)試，例如設(shè)置發(fā)送通道的各項(xiàng)參數(shù)，協(xié)助示波器測(cè)量信號(hào)質(zhì)量，而完全不需額外的開發(fā)FPGA邏輯。進(jìn)行誤碼率測(cè)試，作為定量測(cè)量眼圖質(zhì)量、jitter等指標(biāo)的補(bǔ)充。從示波器看圖確定出的參數(shù)并非就是最佳參數(shù)。如示波器對(duì)于均衡后的信號(hào)質(zhì)量無(wú)法測(cè)試，而通過(guò)IBERT測(cè)誤碼率能夠測(cè)試到均衡之后的節(jié)點(diǎn)，測(cè)試范圍更大?？梢灶A(yù)見，集成比特誤碼測(cè)試儀IBERT將在FPGA設(shè)計(jì)中獲得廣泛應(yīng)用。