四通道高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

摘要：為滿(mǎn)足合成孔徑雷達(dá)中對(duì)寬帶I．Q基帶信號(hào)數(shù)據(jù)采集存儲(chǔ)的迫切需求，介紹了一種基于高速AD器件，以大容量FPGA為核心的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方法。利用高速ADC器件實(shí)現(xiàn)對(duì)寬帶I，Q信號(hào)采樣，F(xiàn)PGA完成AD的參數(shù)配置、高速數(shù)據(jù)緩存及各種時(shí)序控制，實(shí)現(xiàn)了四通道500M SPS的高速數(shù)據(jù)同步采集與傳輸。測(cè)試結(jié)果顯示：系統(tǒng)動(dòng)態(tài)范圍大，信噪比高。系統(tǒng)為標(biāo)準(zhǔn)6U插件，電路實(shí)現(xiàn)簡(jiǎn)單、使用靈活，已成功應(yīng)用于多個(gè)雷達(dá)系統(tǒng)中完成各項(xiàng)實(shí)驗(yàn)。
關(guān)鍵詞：高速數(shù)據(jù)采集；高速ADC；FPGA；高速PCB

合成孔徑雷達(dá)(Synthetic Aperture Radar，SAR)是一種高分辨率微波成像雷達(dá)，可以全天候、全天時(shí)地利用微波照射獲得地面目標(biāo)的散射信息，是獲得地面信息的重要手段。它通過(guò)脈沖壓縮提高距離分辨率，采用合成孔徑技術(shù)提高方位向分辨率，分辨率的大小取決于信號(hào)帶寬和回波多普勒帶寬。提高分辨率是機(jī)載SAR的發(fā)展方向。SAR發(fā)射信號(hào)的帶寬一般在幾百兆，根據(jù)奈奎斯特采樣定理，要求ADC的采樣率最小兩倍于輸入信號(hào)的頻率，因此高速數(shù)據(jù)采集技術(shù)越來(lái)越引起人們的關(guān)注。

1 高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案
本系統(tǒng)從完成的功能方面來(lái)劃分共包括數(shù)據(jù)采集和數(shù)據(jù)融合兩部分；數(shù)據(jù)采集主要完成將經(jīng)接收通道接收、放大、濾波并正交解調(diào)后的雷達(dá)回波信息進(jìn)行模數(shù)變換和存貯；數(shù)據(jù)融合主要完成多路數(shù)據(jù)采集后數(shù)據(jù)的融合，并為接收回波信號(hào)的數(shù)字傳輸提供合適的接口，并將數(shù)據(jù)以要求的數(shù)據(jù)率和格式傳輸給后續(xù)信號(hào)處理系統(tǒng)。本采集系統(tǒng)為標(biāo)準(zhǔn)的6U插件，電路主要組成包括模擬信號(hào)調(diào)理電路、高速ADC、高速時(shí)鐘管理電路、大容量數(shù)據(jù)緩存、系統(tǒng)時(shí)序控制電路、CPCI接口電路等，可實(shí)現(xiàn)四通道500 MSPS的高速數(shù)據(jù)采集，實(shí)現(xiàn)框圖如圖1所示。

1．1 核心器件ADC的選擇
奈奎斯特采樣定理指出：當(dāng)采樣頻率Ωs>2Ωm(Ωm為輸入信號(hào)的最高頻率)時(shí)，采樣后的信號(hào)可惟一地恢復(fù)原模擬信號(hào)。給定一個(gè)連續(xù)時(shí)間信號(hào)xc(t)，采樣后的離散時(shí)間信號(hào)xs可表示為原信號(hào)與一個(gè)周期脈沖串p(t)的乘積，如式(1)所示，其中T為采樣周期。

式中：Ωs=2 π／T，為采樣頻率。設(shè)xc(t)為一個(gè)帶限信號(hào)，帶寬為ΩN，當(dāng)|Ω|>ΩN時(shí)，Xc(jΩ)=0，由式(2)可見(jiàn)，xc(t)經(jīng)采樣后的頻譜Xs(jΩ)就是將Xc(jΩ)在頻率軸上搬移到0，±Ωs，±2Ωs，…，±nΩs處。因此，唯有當(dāng)Ωs>2ΩN時(shí)，頻譜不會(huì)發(fā)生混疊。
雷達(dá)系統(tǒng)要求中頻輸入信號(hào)為0～200 MHz，根據(jù)上述分析，ADC的采樣時(shí)鐘必須大于400 MHz，因此本電路選用一款低功耗雙通道高速ADC芯片，每個(gè)通道最高采樣率為500 MSPS，在交錯(cuò)模式下雙路并行采樣可實(shí)現(xiàn)最高1 GSPS的采樣，具有8 b轉(zhuǎn)換精度，此芯片內(nèi)部集成了1：1和1：2的數(shù)據(jù)多路分配器，并提供了LVDS電平的低電壓差分信號(hào)輸出，可以降低數(shù)據(jù)輸出率，并且ADC輸出數(shù)據(jù)可以和多種FPGA直接互聯(lián)，從而節(jié)省硬件資源。此款A(yù)DC芯片的所有參數(shù)設(shè)置均可通過(guò)三線(xiàn)串行方式實(shí)現(xiàn)，在設(shè)計(jì)中，利用FPGA編程實(shí)現(xiàn)串行配置的工作時(shí)序，從而控制ADC的工作模式。串行配置時(shí)序圖如圖2所示。

1．2 其他核心器件的選擇
FPGA選用Altera公司StratixⅡ系列芯片，此器件支持多種電壓接口，通過(guò)軟件對(duì)管腳電平設(shè)置可以與多種邏輯電平直接接口，36 384個(gè)ALMs，192個(gè)18 b×18 b的乘法器，408個(gè)M4K RAM，488個(gè)M512RAM，由于系統(tǒng)需要四片片外RAM進(jìn)行數(shù)據(jù)緩存，采用兩片F(xiàn)PGA可滿(mǎn)足邏輯控制要求和數(shù)據(jù)緩存要求。
在高速數(shù)據(jù)采集系統(tǒng)中，時(shí)鐘電路是整個(gè)系統(tǒng)的最關(guān)鍵部件。采樣時(shí)鐘的抖動(dòng)和相位噪聲會(huì)完整地傳遞給采樣輸出，從而影響系統(tǒng)的信噪比。本系統(tǒng)的采樣時(shí)鐘由外部時(shí)鐘源提供，為ECL電平，因此只需要對(duì)輸入時(shí)鐘源進(jìn)行電平轉(zhuǎn)換及電路匹配設(shè)計(jì)，以達(dá)到ADC的時(shí)鐘輸入要求，選用Semiconductor公司的MC100系列芯片對(duì)時(shí)鐘電路進(jìn)行管理，此系列芯片傳輸延時(shí)220 ps，周期間抖動(dòng)0．2 ps，可滿(mǎn)足時(shí)鐘分配及傳輸要求。
1．3 高速數(shù)字信號(hào)處理與多通道數(shù)據(jù)同步
系統(tǒng)所選ADC輸出為L(zhǎng)VDS電平模式，LVDS是低電壓的差分信號(hào)，功耗低，噪聲小，可以有效地降低對(duì)ADC模擬通道的數(shù)字干擾；每個(gè)通道的數(shù)據(jù)輸出可采取1：1或1：2的降速輸出，由于所選FPGA的LVDS信號(hào)輸入范圍是300～1 250 Mb／s，所以采用1：1的數(shù)據(jù)輸出格式，在FGPA中編程對(duì)ADC進(jìn)行三線(xiàn)串行配置來(lái)實(shí)現(xiàn)。FPGA自帶IP核(ALTLVDS)可實(shí)現(xiàn)接收ADC的LVDS數(shù)據(jù)降速轉(zhuǎn)換，數(shù)據(jù)的緩存及傳輸?shù)冗壿嬁刂乒δ芫贔PGA中運(yùn)用Verilog硬件語(yǔ)言來(lái)完成。
對(duì)于多通道高速數(shù)據(jù)采集，通道之間數(shù)據(jù)同步傳輸是保證后續(xù)信號(hào)處理正確實(shí)現(xiàn)的前提。本系統(tǒng)通過(guò)對(duì)采樣時(shí)刻的同步和輸出時(shí)序的同步設(shè)計(jì)來(lái)實(shí)現(xiàn)。采樣時(shí)刻的同步即保證每個(gè)通道采樣時(shí)鐘的一致，在電路設(shè)計(jì)時(shí)，采用單路時(shí)鐘輸入，然后通過(guò)同步時(shí)鐘管理電路將采樣時(shí)鐘分配給每一個(gè)通道，并保證路徑等長(zhǎng)；時(shí)序一致性包括：一方面，每個(gè)通道ADC的三線(xiàn)串行配置通過(guò)嚴(yán)格的同步時(shí)序來(lái)控制；另一方面，每個(gè)通道都以同一個(gè)脈沖觸發(fā)信號(hào)的上升沿或下降沿為起始標(biāo)志進(jìn)行數(shù)據(jù)緩存和傳輸。此觸發(fā)信號(hào)和工作時(shí)鐘完全同步，作為整個(gè)系統(tǒng)的同步信號(hào)。這樣就保證了各個(gè)通道之間數(shù)據(jù)傳輸?shù)耐健?/span>