基于SOPC的以太網(wǎng)遠(yuǎn)程數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
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2．1 數(shù)據(jù)采集模塊
數(shù)據(jù)采集模塊包括前端信號(hào)調(diào)理電路和A／D轉(zhuǎn)換電路。前端調(diào)理主要包括傳感器、調(diào)理電路。信號(hào)調(diào)理主要實(shí)現(xiàn)對(duì)模擬信號(hào)的緩沖、放大，以獲得ADC所滿足的輸入信號(hào)。
本設(shè)計(jì)采用的A／D轉(zhuǎn)化器為美國TI公司的ADS8364，ADS8364是高速、低功耗，六通道同步采樣16位并行輸出模數(shù)轉(zhuǎn)換器。采用+5 V工作電壓，當(dāng)工作頻率為5 MHz時(shí)，其同步采樣為250 kHz，轉(zhuǎn)換時(shí)間4μs。六路模擬輸入分為3組(A、B和C)，每個(gè)輸入端都有一個(gè)保持信號(hào)來實(shí)現(xiàn)所有通道的同時(shí)采樣與轉(zhuǎn)換功能，適合于多路采集系統(tǒng)的需要。3個(gè)保持信號(hào)(／HOLDA，／HOLDB，／HOLDC)可以啟動(dòng)指定通道的轉(zhuǎn)換，當(dāng)3條HOLD線均為低電平時(shí)，6個(gè)模擬輸入同時(shí)被采樣。A0、A1、A2均接高，A／D轉(zhuǎn)換結(jié)果輸出FIFO模式。A／D轉(zhuǎn)換結(jié)束后產(chǎn)生轉(zhuǎn)換結(jié)束信號(hào)EOC，產(chǎn)生中斷。在轉(zhuǎn)換結(jié)束后，將數(shù)據(jù)讀入FPGA的FIFO中。AD8364與FPGA的連接如圖2所示。本文引用地址：http://www.ex-cimer.com/article/193837.htm
2．2 網(wǎng)絡(luò)接口模塊
本設(shè)計(jì)的網(wǎng)絡(luò)芯片采用DAVICOM公司的DM9000A，該芯片具有通用處理器接口、一個(gè)10／100M PHY和4 kbytes的SRAM，是一款低功耗高性能的網(wǎng)絡(luò)控制器。DM9000A支持8位和16位兩種數(shù)據(jù)接口，本設(shè)計(jì)采用16位模式。其接口電路原理圖如圖3所示。
2．3 SOPC設(shè)計(jì)
FPGA硬件設(shè)計(jì)基于Altera公司的SOPC開發(fā)環(huán)境SOPC Builder．Altera公司為SOPC工具提供了眾多的IP核支持，可以直接調(diào)用。本設(shè)計(jì)中AD控制器需要自定制，用Verilog HDL編寫控制時(shí)序與接口邏輯，采用摩爾狀態(tài)機(jī)來產(chǎn)生ADS8364的轉(zhuǎn)換控制信號(hào)以及FIFO讀入時(shí)鐘。其控制模塊仿真波形如圖4所示。DM900A控制器使用友晶公司的DE2開發(fā)系統(tǒng)中為我們提供了DM900A控制器核。
評(píng)論