以頻域時鐘抖動分析加快設計驗證流程

由于數(shù)據(jù)率的提升，對時鐘抖動分析的需求也隨之水漲船高。在高速串行數(shù)據(jù)鏈接中，時鐘抖動會影響發(fā)射器、傳輸線路、及接收器中的數(shù)據(jù)抖動。時鐘質(zhì)量保證的測量也在發(fā)展。其強調(diào)的是，就位錯誤率而言，建立時鐘效能與系統(tǒng)效能的直接關聯(lián)性。我們將回顧參考時鐘的作用及時鐘抖動對數(shù)據(jù)抖動的影響，并討論運行在E5052B 信號源分析儀（SSA） 上的Agilent E5001A 精確時鐘抖動分析應用所采用之新測量技術(shù)，該技術(shù)具有出色的功能、可測量超低的隨機抖動（random jitter ，RJ）及對RJ 與周期抖動（periodic jitter ，PJ）成分的實時抖動頻譜分析，從而提高設計質(zhì)量。我們還將討論這種可加快設計驗證流程的新技術(shù)的實時測量能力。

參考時鐘在高速串行應用中的作用

圖1 顯示了參考時鐘的主要組成部分。發(fā)射器通常將一組低速率的并行信號連續(xù)串行（serialize）成一串行數(shù)據(jù)串流。信號傳播的傳輸信道包括背板和纜線。接收器會對進入的串行數(shù)據(jù)進行解釋、重建其時鐘信號，而且通常要將其解串行（de-serialize）成為并行數(shù)據(jù)串流。在許多像這一類的描述中，多把參考時鐘當作是一種組成要素，而不是關鍵的參與者（player）。但在高速率串行數(shù)據(jù)系統(tǒng)中，參考時鐘則會被當作關鍵組件來使用。通常參考時鐘是以遠低于數(shù)據(jù)率的頻率來進行振蕩，然后在發(fā)射器中進行倍頻。發(fā)射器使用參考時鐘來定義在串行數(shù)據(jù)串流中邏輯轉(zhuǎn)換的時序。發(fā)射數(shù)據(jù)中含有參考時鐘的特征。在接收器端，會出現(xiàn)兩種不同的情況。如果參考時鐘還未分配，接收器從數(shù)據(jù)串流中恢復一個時鐘，例如，使用鎖相環(huán)（PLL），并使用該時鐘來及時地定位出采樣點。如果參考時鐘已經(jīng)分配，則接收器采用數(shù)據(jù)信號和參考時鐘來對采樣點定位。

時鐘抖動對發(fā)射器數(shù)據(jù)抖動的影響

參考時鐘為系統(tǒng)時序的根本來源。它提供了發(fā)射器的時基（time-base）。在分布式及非分布式時鐘系統(tǒng)中，參考時鐘的特征在接收器時鐘恢復電路中重現(xiàn)。現(xiàn)在，我們要了解一下時鐘抖動是如何在系統(tǒng)的發(fā)射器中傳播的。

要定義邏輯轉(zhuǎn)換的時序，發(fā)射器必須用一個適當?shù)囊蛩貙⒖紩r鐘進行倍頻，以得到數(shù)據(jù)率。例如，對于100 MHz 參考時鐘和一個5 Gb/s 的輸出信號，發(fā)射器會用PLL 會參考時鐘增加50倍。PLL 乘法器（multiplier）既放大了時鐘抖動，也引入其自身的抖動，主要是來自PLL 壓控振蕩器 （Voltage Controlled Oscillator，VCO）的RJ 抖動。頻率增加n倍的效果是，是把相位噪聲功率對載子比（phase noise power to carrier ratio）放大n2倍，所以抖動就會迅速地提高。

發(fā)射器中的PLL 乘法器有一定的頻率響應，通常為秒級的響應，如圖3所示。非均勻的頻率響應帶來了一個有趣的問題：時鐘抖動究竟有什么影響？如果PLL 性能良好且有零頻寬，就可以過濾掉所有的時鐘抖動，從而為發(fā)射器提供無抖動的時基。當然，零頻寬意味著無限長的鎖定時間，所以要有所妥協(xié)。但PLL 頻寬越窄，從參考時鐘進入數(shù)據(jù)的抖動就越少。要想確定時鐘是否是以所要的BER 在系統(tǒng)中運行，就要仔細地測試抖動頻譜。

現(xiàn)實世界中的抖動源

現(xiàn)實世界中的高速數(shù)據(jù)電路中有許多抖動源，如圖4所示。如前面所述，時鐘信號通常分布到多個IC中，時鐘頻率可倍頻（multiplied）與/或分頻（divided）。假定來自晶體振蕩器的參考時鐘有更低的抖動，倍頻或分頻的輸出時鐘會由于IC的附加噪聲（additive noise）或來自其它設備的干擾而變得不干凈。

一個主要的污染源是典型開關頻率為100 kHz到1 MHz的開關電源噪聲。這種開關電源噪聲可以進入到時鐘信號線路中，在圖中左下方為PJ抖動。

其它周期抖動成份源可以是數(shù)據(jù)或時鐘線路的干擾，而且相互間調(diào)變的（inter-modulation）產(chǎn)物會進入時鐘線路，它也被視為PJ 抖動的成份。只要PJ 成份遠離時鐘頻率，就可以插入一個帶通常濾波器（或低通濾波器）來抑制這些抖動。問題是當周期抖動接近到時鐘頻率時，高Q的（high-Q）濾波器在高頻的情況下很難實現(xiàn)。對于參考時鐘的RJ抖動，一個時鐘分頻電路會加進寬帶噪聲，造成輸出時鐘信號的RJ抖動增加。

為了診斷問題，必須在電路實際位置上及/或在運行條件下，分析時鐘抖動的特點。

透過相位噪聲測量技術(shù)分析時鐘抖動的特點

要全面分析時鐘信號需要飛秒級（femto )[fai](f [fai] second）的精度，這只能以相位噪聲測量技術(shù)來實現(xiàn)。相位噪聲分析提供了兩個關鍵測量：S (t)，兩者中含從時鐘相位信息到相位噪聲測量頻寬限制的所有內(nèi)容。[fai]與利用相位噪聲分析儀分析RJ 抖動可實現(xiàn)兩個重要目標。第一是整合RJ )冪級數(shù)（power- series）的特點可以找到RJ[fai] (f[fai]抖動頻譜，即從所需頻寬中抽取相對應RJ 高斯分布的寬度。其次是，分析S 抖動的主要原因。（圖5） PJ 成份在相位噪聲頻譜中會被看成是雜散信號（spur）。PJ 頻率的知識有助于診斷故障。了解每個PJ 頻率的PJ rms 也有助于理解各PJ 成份對整體時鐘抖動的作用，以檢查如果移除了主要的PJ 成份，會對總抖動有多大的影響。（圖6）

以先進架構(gòu)進行實時的抖動測量

不像傳統(tǒng)抖動測量的范例一樣，配有E5001A 軟件的E5052B SSA 提供了對相位噪聲測量的實時抖動分析。該儀器采用有參考源的PLL 方式。它可自動檢測時鐘頻率，而內(nèi)建的參考源會自動地在幾毫秒內(nèi)調(diào)節(jié)到時鐘頻率，并測量來自維持PLL的相位檢測器之噪聲信號。以250 MSa/sADC 擷取的噪聲信號可支持100 MHz的抖動頻寬測量，覆蓋了OC-192抖動的分析范圍。實時FFT 可動態(tài)地取得頻域數(shù)據(jù)，提高了測量的速度。例如，它每次只需0.3 秒來測量1 kHz 到100 MHz的頻寬。

采用交叉相關技術(shù)的抖動噪聲基準

E5052B抖動測量的分辨率和噪聲基準（noise floor）非常低，通常為10Gbps 速率的飛秒級RJ 抖動噪聲基準。由于有限的動態(tài)范圍ADC、和內(nèi)部干擾時基相對較大的殘存抖動，典型的高性能（實時或采樣）示波器具有超過上百飛秒的抖動噪聲基準。E5052B 透過檢測消除了較大載波信號的基頻的相位噪聲，維持較寬的動態(tài)范圍。即使在低于其內(nèi)部時基的殘存抖動時，E5052B也可使用獨特的交叉相關技術(shù)在兩個獨立的內(nèi)部測量通道間擴充抖動測量極限（圖7）。使用這種交叉相關（cross-correlation）技術(shù)，E5052B 可實現(xiàn)比當今高性能示波器低100 到1,000 倍的抖動噪聲基準 （圖8）。

實時地模擬PLL 回應

圖9 為PLL 響應功能直接用于時鐘相位噪聲信號效果的一個例子。從其中可以看出頻譜中的不同部分是如何被抑制的，從而可分析與應用相關的抖動。E5052B對相位噪聲測量的實時抖動分析加快了設計流程。任何PLL 響應功能都可移植到E5052B SSA 中，使用者就可以輕松而迅速地從設備到設備模擬PLL 的響應了。

結(jié)論

對于高速串行數(shù)據(jù)應用，時鐘抖動分析的主要目標是要確定參考時鐘抖動對系統(tǒng)位錯誤率的影響。最準確的方法是將該應用最差的發(fā)射器（及接收器）的傳輸功能用于應用中，以及測量時鐘 RJ 抖動與PJ抖動的結(jié)果。運行在E5052B上的E5001A 精密時鐘抖動分析軟件改變了傳統(tǒng)抖動測量產(chǎn)品的特點，不只提供了飛秒級精度的全面分析時鐘抖動，還提供了輕松使用及實時的抖動分析能力，這將有助于加快設計驗證的流程。