電接枝技術(shù)簡介

3D-IC設(shè)計者希望制作出高深寬比(HAR>10:1)硅通孔(TSV)，從而設(shè)計出更小尺寸的通孔，以減小TSV通孔群在硅片上的占用空間，最終改進信號的完整性。事實上，當前傳統(tǒng)的TSV生產(chǎn)供應鏈已落后于ITRS對其的預測。以干法和濕法工藝為基礎(chǔ)的傳統(tǒng)解決方案把那些專門設(shè)計應用于MEMS或雙嵌入式的昂貴的工具轉(zhuǎn)而應用到工藝窗邊緣或工藝窗外部的工藝處理中。這樣做的結(jié)果要么影響產(chǎn)品的性能，要么使工藝占有成本高得無法接受。當AR>5:1時，PVD薄膜會變得不連續(xù)；由于使用納米噴涂工具，電離PVD或ALD的成本變得極其昂貴。

當前，采用一種納米技術(shù)解決方案可實現(xiàn)HAR>20:1的結(jié)構(gòu)，而成本只占傳統(tǒng)工藝的一部分。這種工藝被稱為電接枝技術(shù)（Electrografting），通常要沿著TSV的內(nèi)壁形成表面活性共形膜。這種膜比較薄，具有連續(xù)性和粘著性，且十分均勻。這項濕法工藝使用標準電鍍工具，具有極高的成本效益。

TSV對3D-IC設(shè)計的影響

雖然把TSV融入主流半導體工藝還需要解決一些技術(shù)難題，但研究TSV對3D-IC設(shè)計流程的影響卻十分必要。總的來說，TSV技術(shù)革新受到性能和功能進步等設(shè)計要求的帶動，相反，多芯片模塊(MCM)解決方案受到技術(shù)進步的推動，卻一直不被主流技術(shù)所接納。因此，通過簡要討論3D-IC的設(shè)計問題可以對SAR TSV技術(shù)的主要推動力進行深層次分析。

我們的研究實例是一個移動通信應用的新型CPU子系統(tǒng)，在堆疊封裝(PoP)結(jié)構(gòu)中包含一個ARM11基微處理器、一個2Gb NAND存儲芯片和一個1Mb DRAM芯片，帶有500個I/O引腳，其中一半用于電源和接地的布線。此外，需要大約80個內(nèi)部連接把三個IC連接到PoP中；這樣，信號I/O的總數(shù)為330。采用低功率65nm技術(shù)制作的用于最新智能電話的三星S3C6410就是這種CPU子系統(tǒng)的典型實例。

為了對這一實例進行分析，我們設(shè)計了一個這種子系統(tǒng)的3D-IC堆疊，并使用TSV技術(shù)把3個芯片連接起來，其中小型低功率微處理器位于堆疊頂部，兩個存儲IC位于下部。雖然從功耗的角度來看這種安排并不一定十分理想，但考慮到對微處理器的低功耗和小尺寸要求，這種選擇就顯得比較合理了。當然也可以使用其它結(jié)構(gòu)，不會影響從這一范例獲得的結(jié)論。

讓我們詳細介紹一下微處理器的相關(guān)技術(shù)參數(shù)，并做出以下假設(shè)：IC尺寸為8×8mm，#信號TSV為330，#電源和接地TSV為660 （經(jīng)驗數(shù)據(jù)：是#信號 I/O的2倍），晶圓成本/mm2為0.10$。

假設(shè)共有1000個TSV，通孔密度可達16TSV/mm2。這樣就可以計算出1000個TSV在IC上的空間占用情況。對深寬比分別為5:1、10:1和20:1的三種TSV進行了比較，前提條件是使它們保持相同的通孔深度和相同的禁用區(qū)標準。表1概況了所有相關(guān)數(shù)據(jù)并說明了硅片的實際占用情況。

表1清楚地表明了高深寬比TSV對縮小硅片面積的重要影響。節(jié)省的硅片面積隨TSV深寬比的增大呈指數(shù)增長，隨TSV密度的增大呈線性增長。換而言之，電接枝技術(shù)使TSV深寬比增大了3倍，使單位面積TSV的數(shù)量增加了8倍。在當前的范例中，采用深寬比為20:1的TSV取代5:1的TSV將使每個晶圓的成本收益達到731$。

信號完整性

不斷縮小TSV的直徑可能使信號完整性下降，這是它的不利之處。通孔排列得越緊密，串擾和其它寄生效應就會變得越明顯。這個問題應當屬于設(shè)計技巧的范疇，而TSV工藝限制卻不屬于設(shè)計問題，而應當屬于設(shè)計最佳實踐。舉例來說，由于對TSV數(shù)量的要求不斷增多，設(shè)計者便把許多TSV用作信號通孔周圍的接地屏蔽。通過合理排列TSV，使每個TSV傳送不同的信號， 9個小尺寸TSV的傳輸特性優(yōu)于 1個大尺寸TSV（圖1）。

雖然電接枝技術(shù)的工藝成本只占傳統(tǒng)工藝的一部分，但TSV深寬比>20:1時形成的隔離和金屬化膜的臺階覆蓋率(底部/頂部厚度比)可高達90%，且具有極好的粘接性和均勻性，能夠滿足各種類型的電和熱-機械性能要求（表2）。