基于A/D和DSP的高速數(shù)據(jù)采集系統(tǒng)方案介紹

中頻信號分為和差兩路,高速A／D與DSP組成的數(shù)據(jù)采集系統(tǒng)要分別對這兩路信號進行采集。對于兩路數(shù)據(jù)采集電路,A／D與DSP的接口連接是一樣的。兩個A／D同時將和路與差路信號采樣,并分別送入兩個FIFO;DSP分時從兩個FIFO中讀出采集的數(shù)據(jù),完成數(shù)據(jù)的采集。

1 數(shù)據(jù)采集系統(tǒng)組成及原理

數(shù)據(jù)采集系統(tǒng)由A／D、FIFO、CPLD以及數(shù)字信號處理板組成,圖1為采集系統(tǒng)的組成框圖。

系統(tǒng)中,和路和差路中頻信號都是模擬中頻信號,經(jīng)過A／D 芯片將模擬信號變成數(shù)字信號,再經(jīng)過FIFO芯片,將采集到的數(shù)據(jù)送人數(shù)字信號處理板。數(shù)字信號處理板中的處理器是DSP。DSP的數(shù)據(jù)線和2片F(xiàn)IFO的數(shù)據(jù)線連接,同時也和CPLD連接,地址線和CPLD連接。2片F(xiàn)IFO芯片的讀寫控制邏輯由1個CPLD進行控制。CPLD與上位機的數(shù)據(jù)線、地址線連接,數(shù)字信號處理板通過CPLD和上位機通信。

2 芯片的特點及選擇

2.1 AD6644高速模數(shù)轉(zhuǎn)換器

AD6644是一種單片式的高速、高性能的14位模／數(shù)轉(zhuǎn)換器,內(nèi)含采樣保持電路和基準(zhǔn)源。AD6644提供兼容3.3 V CMOS電平輸出;采樣速率最高可達65 Msps,一般采樣速率為40 Msps;信噪比典型值為74 dB,無雜散動態(tài)范圍SFDR為100 dB;功耗為1.3 W,輸入模擬帶寬可達250 MHz,溫度范圍為-25℃～+85℃。

AD6644采用三級子區(qū)式的轉(zhuǎn)換結(jié)構(gòu),既保證了精度又降低了功耗,其功能框圖如圖2所示。它的模擬信號輸入方式是差分結(jié)構(gòu),每個輸入的電壓以2.4 V為中心,上下范圍在0.55 V以內(nèi)。由于兩個輸入的相位相差180°,所以AD6644的模擬輸入信號的最大峰一峰值為2.2 V。由圖2可以看出,差分模擬輸入端先經(jīng)過緩沖后進入第一個采樣保持器(TH1)。當(dāng)編碼時鐘為高時,TH1進入保持狀態(tài)。TH1內(nèi)保持的值作為粗的5位ADC1的輸入。ADC1的數(shù)字輸出驅(qū)動一個5位數(shù)／模轉(zhuǎn)換器DAC1。DAC1要求具有通過激光校正的14位精度。延遲的模擬信號與DAC1的輸出相減,產(chǎn)生第一剩余信號,并送給采樣保持器TH3。采樣保持器TH2的作用是延遲,為補償ADC1的數(shù)字延時提供了模擬延時,使送入TH3的兩路信號同時到達。

第一剩余信號送人由5位ADC2,5位DAC2和通道TH4組成的第2轉(zhuǎn)換階段。第2個DAC要求具有校正的10位精度。TH5的輸入是通過由DAC2輸出與被TH4延遲第1個剩余信號而獲得的第2個剩余信號相減,TH4與TH2的作用相同。TH5驅(qū)動最后6位ADC3。ADC1、ADC2、ADC3的數(shù)字輸出總和與數(shù)字誤差校正邏輯一起產(chǎn)生最終的輸出數(shù)據(jù),結(jié)果是14位二進制補碼編碼的并行數(shù)據(jù)。

2.2 TMS320C6713

本模塊的DSP芯片選用TI公司的浮點數(shù)字信號處理器TMS320C6713。TMS320C671 3內(nèi)有8個并行的處理單元,分為相同的兩組。其體系結(jié)構(gòu)采用超長指令字(VLIW,Very Long Instruction Word)結(jié)構(gòu),單指令長32位,8個指令組成一個指令包,總共字長為8×32=256位。芯片內(nèi)部設(shè)置了專門的指令分配模塊,可以將每個256位的指令包同時分配到8個處理單元,并由8個單元同時運行。芯片的最高時鐘頻率達225 MHz,其最大處理能力可以達到1 800 MIPS。TMS320C6713的以上特點,保證了后端信號處理的實時性,能滿足本系統(tǒng)的性能要求。