基于Microblaze軟核FSL總線的門光子計(jì)數(shù)器設(shè)計(jì)與實(shí)
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3．2 通訊協(xié)議
Microblaze到計(jì)數(shù)IP核之間的通訊數(shù)據(jù)定義如下：本文引用地址：http://www.ex-cimer.com/article/194785.htm
計(jì)數(shù)IP核到Microblaze之間的通訊數(shù)據(jù)定義如下：
3．3 計(jì)數(shù)IP核的設(shè)計(jì)實(shí)現(xiàn)
3．3．1 計(jì)數(shù)IP核的結(jié)構(gòu)
計(jì)數(shù)IP核采用verilog硬件語言編寫，其結(jié)構(gòu)如圖6所示，頂層文件counterpulse3對(duì)接口進(jìn)行配置，并根據(jù)FSL總線上的命令參數(shù)選擇工作模式，pulsecount1、pulsecount2和pulsecount3分別是3種工作模式的代碼實(shí)現(xiàn)，fsloprt是與FSL進(jìn)行接口的代碼。
3．3．2 與FSL總線接口
fslopn．v的代碼完成與FSL總線接口功能。FSL總線是單向點(diǎn)對(duì)點(diǎn)的通道，它用于完成任意FPGA中兩個(gè)模塊的快速通訊。FSL總線是基于FIFO的，基于非共享的無仲裁通信機(jī)制，它的深度是可以設(shè)置的，最大可以到8k，具備高速的通信性能，其結(jié)構(gòu)如圖7所示。
評(píng)論