基于USB2_0和DDR2的數(shù)據(jù)采集系統(tǒng)設(shè)計與FPGA實現(xiàn)
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2.2 IF模塊設(shè)計
IF模塊負責(zé)接口的轉(zhuǎn)換和數(shù)據(jù)傳輸?shù)目刂?，其結(jié)構(gòu)如圖2所示。其中， usb2ddr和eoc2ddr子模塊分別控制USB2.0與DDR2 SDRAM、外部采集接口與DDR2 SDRAM之間數(shù)據(jù)的上下行傳輸。
上下行數(shù)據(jù)傳輸分別由usb2ddr_ctrl 和eoc2ddr_ctrl模塊中的狀態(tài)機進行控制和管理。其中采集模式和深度由MCU的ESFR總線配置， 而傳輸開始信號則使用MCU的PORT0 [0]、PORT0[1]， 結(jié)束信號連接在MCU的外部中斷NINT0和NINT1上， 這樣可使MCU能夠及時響應(yīng)。上行采集開始后， 首先使eoc2ddr_ctrl中的控制狀態(tài)機處于寫狀態(tài)， 并不斷地比較DDR2的地址與配置深度， 直到采集完成。然后再使usb2ddr_ctrl中的控制狀態(tài)機處于讀狀態(tài)， 同樣也比較地址與深度，直到數(shù)據(jù)讀取完成。下行傳輸過程則與之相反。
IF模塊結(jié)構(gòu)框圖
圖2 IF模塊結(jié)構(gòu)框圖。
由于各個接口上數(shù)據(jù)傳輸?shù)乃俾什煌?因此， 數(shù)據(jù)傳輸時， 要異步FIFO或者緩存。在本設(shè)計中， 由于各接口速率固定， 因此， 可采用雙端口RAM作乒乓緩存方式以提高效率并保證數(shù)據(jù)連續(xù)， 圖3所示是乒乓緩存原理圖。
乒乓緩存原理圖
圖3 乒乓緩存原理圖。
當(dāng)下行發(fā)出數(shù)據(jù)時， 從DDR2的125 M×128bit到50 M×8 bit所需要的最小深度為32×8 bit， 因為從SDRAM中讀數(shù)據(jù)的最大延遲是26個DDR2時鐘周期(即208 ns)， 而將DDR2讀出的128 bit發(fā)出則需要16個時鐘周期(即320 ns)， 因此， 為了保證發(fā)出的數(shù)據(jù)可連續(xù)進行乒乓操作， 需要2×128bit的深度。同理， 在上行數(shù)據(jù)從DDR2的125 M×128 bit到USB的30 M×32 bit則需要4×128 bit深度，因為USB時鐘讀完128 bit數(shù)據(jù)需要133.2 ns， 小于SDRAM 讀數(shù)據(jù)延遲的208 ns， 因此， 每次從SDRAM中讀2×128 bit數(shù)據(jù)時， 其乒乓操作就至少需要4×128 bit深度。
3 系統(tǒng)的改進
本數(shù)據(jù)采集系統(tǒng)對傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)做了創(chuàng)新型改進。改進主要是三個方面： 一是對數(shù)據(jù)采集的深度實行可配置模式； 二是在功能上不僅作為數(shù)據(jù)采集系統(tǒng)， 還能作為數(shù)據(jù)發(fā)生器， 即將采集到計算機上的數(shù)據(jù)通過數(shù)據(jù)采集系統(tǒng)發(fā)送出來； 三是該數(shù)據(jù)采集系統(tǒng)有兩種工作模式， 即普通采集模式和觸發(fā)采集模式。
深度可配置增加了系統(tǒng)在使用過程中的靈活性。該系統(tǒng)除了采集數(shù)據(jù)外， 還能將數(shù)據(jù)發(fā)出來用于芯片的FPGA原型驗證， 從而避免了緩慢的大數(shù)據(jù)量仿真， 更增強了系統(tǒng)的實用性。通過ESFR配置8 bit的深度寄存器可實現(xiàn)以16 MByte為單位的深度調(diào)節(jié)。觸發(fā)是數(shù)據(jù)采集系統(tǒng)不可缺少的功能， 因此， 該數(shù)據(jù)采集系統(tǒng)分為普通采集模式和觸發(fā)采集模式。觸發(fā)采集模式的原理如圖4所示。在觸發(fā)模式中， 可將SDRAM看做一個圓形的循環(huán)存儲器， 觸發(fā)前后的采集深度同樣也可以通過ESFR配置， 從而實現(xiàn)觸發(fā)前后的采集深度比例可調(diào)。
觸發(fā)實現(xiàn)機制原理圖
圖4 觸發(fā)實現(xiàn)機制原理圖。
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