圖像采集壓縮和高清分析并行處理的硬件系統(tǒng)設(shè)計

摘要：將DSP與FPGA結(jié)合，設(shè)計一種對CMOS圖像傳感器進(jìn)行圖像采集和處理的硬件系統(tǒng)。該系統(tǒng)能夠在硬件層面把圖像分路處理，一路直接壓縮后傳輸，另一路循環(huán)存儲到多幀高清圖像存儲區(qū)，便于軟件分析，較好地解決了傳輸帶寬不足與智能監(jiān)控需要高分辨率圖像進(jìn)行分析處理的矛盾需求。該系統(tǒng)具有高清圖像實時采集處理的優(yōu)點和硬件平臺通用性，可用不同軟件實現(xiàn)不同的圖像分析處理。

關(guān)鍵詞：FPGA；DSP圖像采集；圖像處理；分路處理

0 引言

隨著科學(xué)技術(shù)的發(fā)展和社會發(fā)展應(yīng)用需求，人們對視頻圖像采集處理高清化，傳輸實時化和控制智能化的要求越來越高。高清視頻圖像在軍事、科研、安防、工業(yè)生產(chǎn)、醫(yī)療衛(wèi)生等領(lǐng)域得到了更為廣泛的應(yīng)用。

特別在安防行業(yè)，現(xiàn)有系統(tǒng)由于技術(shù)、成本和傳輸距離的原因，傳輸帶寬都不高，直接實時傳輸高清視頻圖像難以實現(xiàn)，但是某些關(guān)鍵時刻或者特殊場景卻需要高清晰度、高分辨率的圖像進(jìn)行細(xì)節(jié)的分析處理，便于智能化的應(yīng)用。本文為了解決這一個矛盾的需求，提出了在視頻監(jiān)控系統(tǒng)的前端——圖像采集和處理將采集到的原始高清圖像數(shù)據(jù)分成兩路同時進(jìn)行處理的思想：一路按照傳統(tǒng)的處理方法壓縮處理轉(zhuǎn)為標(biāo)清視頻流傳輸，實現(xiàn)監(jiān)控的實時化；另一路數(shù)據(jù)由外部擴(kuò)展SDRAM緩存，DSP實時讀取緩存數(shù)據(jù)進(jìn)行智能分析處理，根據(jù)分析處理結(jié)果決定是否傳輸高清圖像或者結(jié)果。基于不同處理芯片在圖像處理各層次應(yīng)用有不同的針對性，合理分配硬件資源及算法，能夠顯著提高系統(tǒng)整體性能。本文采用FPGA+DSP技術(shù)實現(xiàn)高清圖像采集和處理，并在硬件層面將數(shù)據(jù)分路處理。

1 系統(tǒng)結(jié)構(gòu)及原理

本文設(shè)計的硬件系統(tǒng)，就是利用FPGA和DSP對高分辨率CMOS數(shù)字圖像傳感器OV5642進(jìn)行圖像采集和處理。系統(tǒng)完成對 FPGA，DSP和OV5642芯片進(jìn)行初始化。FPGA對OV5642進(jìn)行全分辨率的數(shù)據(jù)采集。FPGA將采集到的圖像數(shù)據(jù)成兩路處理，一路直接原始高清數(shù)據(jù)傳輸外部SDRAM緩存，由DSP讀取緩存數(shù)據(jù)進(jìn)行智能分析處理；另一路由FPGA進(jìn)行硬件預(yù)處理，將原始高清圖像轉(zhuǎn)換為合適的分辨率，送到DSP 片內(nèi)進(jìn)行格式轉(zhuǎn)換、壓縮等處理后傳輸?shù)酵獠拷涌?。DSP根據(jù)分析處理結(jié)果和設(shè)置閾值條件，決定是否對高清圖像數(shù)據(jù)進(jìn)行傳輸。需要傳輸?shù)膱D像幀融入數(shù)據(jù)流中傳輸。外部擴(kuò)展的輸出接口可以將經(jīng)過系統(tǒng)處理的數(shù)據(jù)流傳輸?shù)奖镜乇O(jiān)控或者遠(yuǎn)程監(jiān)控。系統(tǒng)原理框圖如圖1所示。

在高清實時圖像采集處理中，圖像采集的速度高，低層的預(yù)處理中要處理的數(shù)據(jù)量大，對處理速度要求高，但運算結(jié)構(gòu)相對比較簡單，適合用兼顧速度及靈活性的 FPGA進(jìn)行硬件實現(xiàn)。高層的處理算法的特點是處理的數(shù)據(jù)量較低層算法少，但算法的結(jié)構(gòu)復(fù)雜，適合用運算速度高、尋址方式靈活、通信機(jī)制強的DSP芯片來實現(xiàn)。DSP+FPGA架構(gòu)的最大特點是結(jié)構(gòu)靈活，有較強的通用性，適合于模塊化設(shè)計，從而能夠提高算法效率，同時其開發(fā)周期短，系統(tǒng)易于維護(hù)和升級，適合于實時視頻圖像處理。

在本設(shè)計中充分考慮到FPGA和DSP在圖像采集處理各層次應(yīng)用有著不同的優(yōu)勢，采用FPGA+DSP結(jié)構(gòu)，通過合理的硬件資源分配及算法處理，實現(xiàn)了高清圖像采集和實時處理。在FPGA內(nèi)設(shè)計采集模塊和預(yù)處理模塊，充分利用FPGA時鐘頻率高，內(nèi)部延時小，運行速度快，全部控制邏輯由硬件完成的特點，主要完成圖像數(shù)據(jù)采集、數(shù)據(jù)分路和圖像縮放預(yù)處理。通過FPGA內(nèi)模塊間協(xié)調(diào)，在硬件層面完成數(shù)據(jù)的分路。在

DSP內(nèi)則是利用DSP運算速度快、尋址方式靈活、通信機(jī)制強大等特點，主要完成系統(tǒng)配置、圖像格式轉(zhuǎn)化、壓縮處理以及圖像的智能分析處理、傳輸接口配置等。

2 系統(tǒng)硬件設(shè)計

2．1 圖像采集模塊設(shè)計

圖像采集模塊主要包括傳感器工作模式配置、圖像采集控制和數(shù)據(jù)傳輸。整個模塊的功能示意圖如圖2所示。FPGA片內(nèi)模擬I2C控制器，將COMS圖像傳感器OV5642初始化。OV5642在外部時鐘VXCLK作用下，輸出Bayer RGB格式圖像數(shù)據(jù)和同步時鐘。FPGA內(nèi)部設(shè)計的采集控制器在PCLK，HREF，VSYNC同步時鐘作用下，產(chǎn)生相應(yīng)控制讀寫信號，進(jìn)行數(shù)據(jù)傳輸采集。