嵌入式系統(tǒng)的PCIe時(shí)鐘分配

一個(gè)消除這些限制的解決辦法是降除主卡上的PCIe基準(zhǔn)時(shí)鐘，并利用一個(gè)M-LVDS多點(diǎn)信號(hào)在背板之間進(jìn)行分配，然后將其提高到目標(biāo)卡所需的頻率。盡管理論上非常簡(jiǎn)單，但實(shí)現(xiàn)PCIe抖動(dòng)限制卻很棘手(見圖5，注意綠色信號(hào)線不起作用)。

這個(gè)解決方案可提供一個(gè)M-LVDS對(duì)，用來驅(qū)動(dòng)或接收符合PCIe的基準(zhǔn)時(shí)鐘。如圖5所示，在許多嵌入式系統(tǒng)中，根據(jù)應(yīng)用的“與/或”插槽進(jìn)行分配，每張卡都可作為主操作或端點(diǎn)操作。顯然，如圖5所示，只用于其中一種模式操作的卡將被簡(jiǎn)化。系統(tǒng)中的一張卡將作為主卡，利用其板上晶振生成滿足PCIe限制的基準(zhǔn)時(shí)鐘。

這個(gè)時(shí)鐘將利用內(nèi)部時(shí)鐘分配網(wǎng)絡(luò)驅(qū)動(dòng)所有板上PCIe器件。該時(shí)鐘也將到達(dá)非PLL除法器電路，將100MHz或125MHz向下降除為25MHz的背板頻率，然后將除降了的基準(zhǔn)時(shí)鐘驅(qū)動(dòng)到系統(tǒng)的其余卡上。系統(tǒng)中其它所有的卡將禁用板上時(shí)鐘發(fā)生器，形成基準(zhǔn)時(shí)鐘線跡的三態(tài)驅(qū)動(dòng)器，并接收來自背板的基準(zhǔn)時(shí)鐘。隨后，這將通過基于PLL的ZDB提高到板上所需和分配的基準(zhǔn)時(shí)鐘頻率，并將劃分了的基準(zhǔn)時(shí)鐘驅(qū)動(dòng)到系統(tǒng)的其它卡上。系統(tǒng)其它所有的卡將失去對(duì)板上時(shí)鐘發(fā)電器的使用，形成基準(zhǔn)時(shí)鐘線跡三態(tài)驅(qū)動(dòng)器，并接收來自背板的基準(zhǔn)時(shí)鐘。這將通過基于PLL的ZDB提高到板上和分配所需的基準(zhǔn)時(shí)鐘頻率。接收和提高來自背板的基準(zhǔn)時(shí)鐘的電路通常在主卡上，如果需要，可以用來生成所需的另一個(gè)基準(zhǔn)時(shí)鐘頻率。為了實(shí)現(xiàn)PCIe所需的低抖動(dòng)，IDT FemtoClock PLL技術(shù)可用于時(shí)鐘合成器和ZDB。

這種設(shè)計(jì)的最主要難點(diǎn)在于，PLL雖然可以過濾掉頻率高于PLL本身環(huán)路帶寬的噪聲信號(hào)，但在低于PLL環(huán)路帶寬的低頻部分，卻增加了很多在調(diào)制頻率附近的附加抖動(dòng)。另外，由于PLL無法完全跟蹤基準(zhǔn)時(shí)鐘輸入的相位和頻率變化，所以將引起跟蹤偏移。像這種包含兩個(gè)以上用于頻率生成和轉(zhuǎn)換的級(jí)聯(lián)型PLL的背板PCIe方案必須謹(jǐn)慎對(duì)待，以盡量降低相位抖動(dòng)和PLL跟蹤偏移。

PCIe抖動(dòng)的測(cè)量

在深入分析這個(gè)解決方案的性能之前，需要先討論P(yáng)CIe抖動(dòng)性能的分析過程。PCIe抖動(dòng)工作組關(guān)注的一個(gè)首要問題是確定一個(gè)恰當(dāng)?shù)幕鶞?zhǔn)時(shí)鐘。為實(shí)現(xiàn)這個(gè)目的，需要考慮基準(zhǔn)時(shí)鐘的Tx和Rx PLL及相位插值器的過濾效果。同時(shí)，為避免對(duì)基準(zhǔn)時(shí)鐘規(guī)格不足，這些PLL的峰值效應(yīng)也需要考慮。這一過程分為四個(gè)主要步驟：

1．確定每個(gè)周期累積的相位誤差。串行數(shù)據(jù)傳輸不像并行數(shù)據(jù)傳輸那樣關(guān)心時(shí)鐘的Cycle-to-Cycle抖動(dòng)和Period抖動(dòng)，串行數(shù)據(jù)傳輸更關(guān)心累積相位誤。因此，我們必須首先確定每個(gè)時(shí)鐘周期的累積相位誤差。

2．將離散傅立葉變換(Discrete Fourier Transform，簡(jiǎn)稱DFT)用于累積相位誤差數(shù)據(jù)，從而將時(shí)域的分析轉(zhuǎn)變到頻域進(jìn)行分析。

3．將系統(tǒng)轉(zhuǎn)移函數(shù)用于累積相位誤差數(shù)據(jù)的DFT。

4．執(zhí)行逆DFT，使過濾后的累積相位誤差數(shù)據(jù)轉(zhuǎn)回到時(shí)域內(nèi)，這便是最終結(jié)果。

同時(shí)還要注意，通過設(shè)定系統(tǒng)轉(zhuǎn)移函數(shù)s=jω，可以在復(fù)雜的頻域?qū)崿F(xiàn)PLL系統(tǒng)的過濾分析。該分析對(duì)連續(xù)系統(tǒng)很有用，但由于采用相位檢測(cè)器和反饋除法器等數(shù)字元件，大多數(shù)現(xiàn)代PLL方案不是純粹的模擬系統(tǒng)，因而z域數(shù)字分析會(huì)更精確。但是，PCI抖動(dòng)工作組的初步研究表明，受s域分析影響的誤差最小，因此s域分析可用于建模。然而，當(dāng)基頻低于PLL環(huán)路帶寬10倍時(shí)，s域近似值會(huì)顯著背離真值，所以系統(tǒng)設(shè)計(jì)師在選擇PLL時(shí)必須時(shí)刻謹(jǐn)記這一點(diǎn)。

有關(guān)這一過程的更多信息和背景資料，請(qǐng)查閱IDT應(yīng)用筆記《PCIe基準(zhǔn)時(shí)鐘要求》。

抖動(dòng)測(cè)量技巧

測(cè)量方法不當(dāng)很容易得到兩倍以上于正確方法的抖動(dòng)測(cè)量值。這里有一些技巧：

1．從被測(cè)器件到示波器都使用屏蔽同軸電纜，并在示波器的輸入端做好恰當(dāng)?shù)钠ヅ洹?p>
2．如果使用高阻抗探頭，可使用低電容探頭和接地夾，而非電線。

3．確保你使用了與樣本量一致的最高采樣率。

4．使示波器屏幕上的縱坐標(biāo)最大，以便精確地測(cè)量電壓。

5．使顯示器、開關(guān)式電源和手機(jī)遠(yuǎn)離被測(cè)器件。可行時(shí)使用線性電源。

6．當(dāng)執(zhí)行差分測(cè)量時(shí)，確保兩條電纜已經(jīng)相互糾偏。