基于FPGA的掃頻信號(hào)源的研究與設(shè)計(jì)

sin(x)函數(shù)在0～2π區(qū)間內(nèi)，它是關(guān)于x=π的奇函數(shù)。即：

所以只需將0～2π區(qū)間的相位編碼減去π，求出其幅度值后在加移負(fù)號(hào)，這樣的效果就相當(dāng)于直接對(duì)π～2π區(qū)間相位求sin值。這個(gè)負(fù)號(hào)要以數(shù)字編碼的形式表現(xiàn)出來，所以，π～2π區(qū)間的幅度序列是0～π區(qū)間幅度序列的補(bǔ)碼。在0～π區(qū)間，sin(x)函數(shù)是關(guān)于x=π／2的偶函數(shù)。所以：

可見，當(dāng)相位處于π／2～π區(qū)間時(shí)，將此時(shí)的相位編碼減去π／2后，在以π／2為模對(duì)其求補(bǔ)，這樣得到的相位值就是處于0～π／2區(qū)間并和原相位值有相同的函數(shù)值，在以這個(gè)相位碼對(duì)ROM尋址，得出的幅度就是π／2～π區(qū)間對(duì)應(yīng)幅值序列。即ROM中只存儲(chǔ)0～π／2的幅度序列，然后通過相位求補(bǔ)，獲得0～π的幅度碼，通過幅度求補(bǔ)獲得π～2π的幅度碼。優(yōu)化后的相位碼到幅度碼的轉(zhuǎn)化框圖如圖3所示。

這樣就完成了整個(gè)波形的拼接，實(shí)現(xiàn)用ROM只存儲(chǔ)1／4周期波形而可以輸出整個(gè)周期，減少了ROM的2位地址，ROM表壓縮比達(dá)到了4：1，且硬件電路比較容易實(shí)現(xiàn)。

3 信號(hào)調(diào)理電路

信號(hào)調(diào)理電路包括低通濾波器和功率放大2部分。

經(jīng)過D／A轉(zhuǎn)化輸出信號(hào)含有高頻噪聲，故要對(duì)其進(jìn)行濾波處理，濾除不需要的頻率分量，以便輸出頻譜純凈的正弦信號(hào)。本系統(tǒng)選用7級(jí)橢圓低通濾波器，其截止頻率為9.8 MHz。功率放大部分是為了提高掃頻信號(hào)源驅(qū)動(dòng)后級(jí)負(fù)載的能力。該放大電路選用高速寬帶運(yùn)放MAX 4117及三極管2N2905，2N2219，其帶寬可達(dá)到300 Mb／s，輸入輸出阻抗均為50 Ω。

4系統(tǒng)性能及測(cè)試結(jié)果

本系統(tǒng)采用Altera公司的EP2C20F484C8為主控制器，D／A轉(zhuǎn)換器選用AD公司的AD9761，AD9761是一個(gè)雙通道，具有40 MSPS的精度為10位的高速CMOS DAC，并內(nèi)置2倍數(shù)插值FIR濾波器。

在QuartusⅡ中進(jìn)行時(shí)序仿真，系統(tǒng)的局部仿真結(jié)果如圖4所示。

通過QuartusⅡ中的嵌入式邏輯分析儀SignalTapⅡ分析結(jié)果如圖5所示。

測(cè)試結(jié)果表明，本系統(tǒng)設(shè)計(jì)的掃頻信號(hào)源在線性掃頻模式下，完全達(dá)到了預(yù)期的設(shè)計(jì)目的。

系統(tǒng)最終在硬件電路中測(cè)試結(jié)果如下：最大掃頻范圍：DC～10 MHz，掃頻寬度可在此范圍內(nèi)任意設(shè)定；最小掃頻步長(zhǎng)：50 Hz；掃頻速度：100 Hz／s；輸出波形幅值范圍：0～5 V；幅值分辨率：50 mV。

5 結(jié)語(yǔ)

本掃頻信號(hào)源采用DDS技術(shù)，完成對(duì)相位累加器和相位幅度轉(zhuǎn)化電路的優(yōu)化設(shè)計(jì)，與相比利用FPGA芯片將掃頻信號(hào)源的硬件電路集成在一個(gè)片上系統(tǒng)，提高整個(gè)系統(tǒng)的工作頻率，并減少了寄存器的占用數(shù)量。

所有電路模塊采用Verilog HDL語(yǔ)言進(jìn)行RTL級(jí)描述，并完成邏輯綜合、布局布線、時(shí)序仿真及硬件測(cè)試，最終在硬件電路上驗(yàn)證了整個(gè)系統(tǒng)設(shè)計(jì)的正確性。測(cè)試結(jié)果表明，該掃頻信號(hào)源的時(shí)鐘頻率可以穩(wěn)定的運(yùn)行于50 MHz，信號(hào)源的頻率分辨率可以達(dá)到0.1 Hz，掃頻范圍可以在0～10 MHz之間任意設(shè)定，完全滿足在中低端掃頻儀中應(yīng)用的要求。