高精度數(shù)字信號(hào)中和器的設(shè)計(jì)與實(shí)現(xiàn)

觸發(fā)通道和外時(shí)鐘輸入通道的信號(hào)調(diào)理模塊主要由雙向緩沖器及電平轉(zhuǎn)換芯片組成，不再贅述。
2．2 射頻采集模塊
在本系統(tǒng)的應(yīng)用背景中，輸入脈沖信號(hào)的最小時(shí)間間隔為400ps，故要求射頻采集模塊的采樣間隔小于400ps。設(shè)計(jì)中采用國(guó)家半導(dǎo)體公司的模數(shù)轉(zhuǎn)換器ADC08D1500來(lái)構(gòu)建射頻采集模塊，ADC08D1500為8bit雙通道超高速模數(shù)轉(zhuǎn)換器：在單邊沿采樣模式下，最高采樣率為1.5GSPS；在雙邊沿采樣(交錯(cuò)采樣)模式下，最高采樣率為3GSPS，即時(shí)間分辨率為333ps，滿足設(shè)計(jì)要求。
2．3 高速時(shí)鐘產(chǎn)生模塊
為保證測(cè)量脈沖時(shí)間間隔的精度，射頻采集模塊需要一個(gè)高時(shí)間穩(wěn)定度、最高頻率為1．5GHz的轉(zhuǎn)換時(shí)鐘。為此，TDC選用集成鎖相環(huán)芯片AD9517-4來(lái)產(chǎn)生時(shí)鐘信號(hào)。AD9517-4是一個(gè)集成PLL頻率合成器與時(shí)鐘分配器，時(shí)鐘穩(wěn)定度20ppm。在本系統(tǒng)中AD9517-4的輸出頻率調(diào)節(jié)范圍為500MHz～1．5GHz，對(duì)應(yīng)系統(tǒng)時(shí)間分辨率為333ps～2ns可調(diào)。
2．4 USB2．0模塊
為了降低數(shù)字信號(hào)中和器對(duì)PC硬件配置的要求和數(shù)字信號(hào)中和器本身的便攜性，設(shè)計(jì)中采用USB2．0接口來(lái)實(shí)現(xiàn)數(shù)字信號(hào)中和器與PC問(wèn)的數(shù)據(jù)傳輸。在氣體檢測(cè)的應(yīng)用中，飛行時(shí)間質(zhì)譜儀器中的離子飛行時(shí)間較短，每秒采樣的數(shù)據(jù)量較少(為幾十KHz)，而利用集成USB2．0控制芯片CY7C68013可實(shí)現(xiàn)最高為48Mbyte／s的數(shù)據(jù)傳輸速度，故可以滿足傳輸速度的要求。

3 基于FPGA的數(shù)據(jù)處理
圖3所示為數(shù)字信號(hào)中和器的FPGA硬件算法設(shè)計(jì)框圖。設(shè)計(jì)中將硬件程序劃分為AD采樣緩存單元、累加器單元、存儲(chǔ)器控制單元、USB控制單元。

3．1 A／D采樣緩存單元
A／D采樣緩存單元控制外部A／D芯片，并實(shí)現(xiàn)內(nèi)部定時(shí)，每50us啟動(dòng)一次數(shù)據(jù)采集，每次數(shù)據(jù)采集持續(xù)時(shí)間20μs。并將采樣數(shù)據(jù)存放在一深度為4的緩存中，緩存中的數(shù)據(jù)由累加器單元進(jìn)行后續(xù)處理。
3．2 累加器單元
圖4所示為累加器算法流程。當(dāng)A／D采樣緩存單元中的緩存有數(shù)據(jù)時(shí)，讀取緩存中數(shù)據(jù)，一次讀取32個(gè)采樣點(diǎn)，將采樣結(jié)果和存儲(chǔ)器中對(duì)應(yīng)地址的數(shù)據(jù)相加，并將累加再次寫入存儲(chǔ)器中的對(duì)應(yīng)地址。