基于CPLD的高速存儲(chǔ)設(shè)計(jì)
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對(duì)于高速RAM的讀寫控制，可采用狀態(tài)機(jī)的方法實(shí)現(xiàn)。狀態(tài)機(jī)有多種分類方法。根據(jù)輸出是否與輸入信號(hào)同步，狀態(tài)機(jī)可以劃分為同步和異步狀態(tài)機(jī)。而根據(jù)輸出是否與輸入信號(hào)有關(guān)，則可分為Mealy型和Moore型狀態(tài)機(jī)。對(duì)于Mealy型狀態(tài)機(jī)，其時(shí)序邏輯輸出不僅取決于狀態(tài)，還取決于輸入。通常輸出是當(dāng)前狀態(tài)值、當(dāng)前輸出值和當(dāng)前輸入值的函數(shù)；而Moore型狀態(tài)機(jī)時(shí)序邏輯電路輸出只取決于當(dāng)前狀態(tài)，其輸出只是當(dāng)前狀態(tài)值的函數(shù)。
在單片SRAM的讀寫設(shè)計(jì)中，可采用計(jì)數(shù)器控制SRAM讀寫信號(hào)的產(chǎn)生，并設(shè)置SRAM地址計(jì)數(shù)器，同時(shí)采用狀態(tài)機(jī)來(lái)實(shí)現(xiàn)空閑、讀狀態(tài)、寫狀態(tài)等不同狀態(tài)的相互轉(zhuǎn)換。其程序仿真結(jié)果如圖4所示。本文引用地址：http://www.ex-cimer.com/article/195593.htm
圖4中，_RST_N為復(fù)位信號(hào)，S_ADDR為SRAM地址，S_WR_N為寫信號(hào)，低電平有效，S_DATA為SRAM數(shù)據(jù)。
有一些數(shù)據(jù)采集系統(tǒng)對(duì)速度有較高要求，而對(duì)于資源要求則相對(duì)寬松一些。此時(shí)可以考慮采用兩片SRAM進(jìn)行數(shù)據(jù)交替存儲(chǔ)。對(duì)于兩片SRAM，可以進(jìn)行乒乓操作來(lái)對(duì)數(shù)據(jù)存儲(chǔ)區(qū)進(jìn)行輪流讀寫。這種方式在EDA設(shè)計(jì)中比較常見，是控制數(shù)據(jù)流的一種方法，是以面積換取速度的典型操作。其基本思路是通過(guò)存儲(chǔ)器選擇單元，在數(shù)據(jù)流控制的第一個(gè)周期，將數(shù)據(jù)寫入第一塊存儲(chǔ)器；然后在第二個(gè)周期，將數(shù)據(jù)寫入第二塊存儲(chǔ)器，同時(shí)通過(guò)存儲(chǔ)器選擇，將第一塊存儲(chǔ)器的數(shù)據(jù)流讀出，送到相關(guān)處理單元，如cpu等；最后，在第三個(gè)周期，則再次切換數(shù)據(jù)讀寫，將前次的數(shù)據(jù)輸入與輸出模塊交換。數(shù)據(jù)流讀寫交替次數(shù)可以根據(jù)實(shí)際情況設(shè)定。
兩片SRAM的高速存儲(chǔ)系統(tǒng)程序可使用自頂向下的方法設(shè)計(jì)?？蓪⑾到y(tǒng)劃分為若干個(gè)子模塊，再將子模塊向下劃分為若干個(gè)基本單元。本系統(tǒng)的結(jié)構(gòu)層次如圖5所示。
對(duì)于低速cpu如單片機(jī)等，可以考慮采用DMA的方式進(jìn)行存儲(chǔ)；而對(duì)于中高速cpu，則可以考慮采用總線技術(shù)及流水線方式。而且存儲(chǔ)器還可以采用dram、flash、FIFO、雙端口RAM甚至硬盤。在實(shí)際設(shè)計(jì)時(shí)，要綜合考慮各方面因素，從而給出最適合的方案。
5 結(jié)束語(yǔ)
采用CPLD作為主控制器，并結(jié)合存儲(chǔ)器芯片IC61LV2568―8T設(shè)計(jì)的單片及兩片乒乓操作高速存儲(chǔ)方案，具有設(shè)計(jì)電路結(jié)構(gòu)簡(jiǎn)單，可靠性高，軟件較易移植，通用性強(qiáng)等優(yōu)點(diǎn)。
評(píng)論