一種高精度中頻信號(hào)數(shù)據(jù)采集卡的硬件設(shè)計(jì)

時(shí)鐘及觸發(fā)控制模塊主要用于完成內(nèi)、外時(shí)鐘源選擇，內(nèi)、外觸發(fā)源選擇以及數(shù)據(jù)通路選擇等控制命令的接收和發(fā)送；
DDC控制模塊是采集卡最重要、也是最具獨(dú)創(chuàng)性的部分，它主要完成對(duì)GC4016芯片255個(gè)32位寄存器的控制字發(fā)送，從而實(shí)現(xiàn)其內(nèi)部模塊功能，其核心控制指令是載波頻率、相位信息、增益控制、各濾波器及重采樣中抽取因子的設(shè)置以及輸出方式設(shè)置等。
數(shù)據(jù)處理模塊可完成對(duì)最后數(shù)據(jù)標(biāo)志位的處理以及必要的數(shù)據(jù)合并或分解處理，F(xiàn)IFO存儲(chǔ)控制模塊則可產(chǎn)生FIFO工作的控制時(shí)序。
3．4 緩存及接口
因?yàn)镻CI總線接口數(shù)據(jù)傳輸效率非常高，而A/D采集數(shù)據(jù)的效率較低，所以，為了實(shí)現(xiàn)數(shù)據(jù)的高速傳輸，本設(shè)計(jì)采用IDT公司的FIFO芯片IDT72T72105來(lái)實(shí)現(xiàn)板上緩存，采樣后的數(shù)據(jù)經(jīng)過(guò)緩存后，再由PCI總線接口控制器讀取，這樣可以保證數(shù)據(jù)的實(shí)時(shí)性傳輸。
實(shí)現(xiàn)PCI總線接口的方式有兩種，一種是采用專用PCI接口芯片，但專用芯片價(jià)格昂貴、功能繁雜、不能靈活配置、不利于系統(tǒng)的升級(jí)優(yōu)化；另一種是進(jìn)行基于IP核的FPGA設(shè)計(jì)，這種方法多用在設(shè)計(jì)者只需要用PCI接口的部分功能的場(chǎng)合。本設(shè)計(jì)采用第二種方式來(lái)實(shí)現(xiàn)PCI總線的數(shù)據(jù)傳輸，利用FPGA進(jìn)行PCL總線設(shè)計(jì)，可以在單片F(xiàn)PGA中同時(shí)完成PCI接口和用戶邏輯的設(shè)計(jì)，該方法可縮減成本，而且設(shè)計(jì)靈活，集成度高，并可減少資源浪費(fèi)。

4 實(shí)驗(yàn)結(jié)果
本系統(tǒng)密集度高，芯片多為BGA封裝，故在布局時(shí)應(yīng)注意將數(shù)字部分和模擬部分盡量分開(kāi)，以避免數(shù)字電路通過(guò)線間分布電容對(duì)模擬電路產(chǎn)生干擾。另外，在應(yīng)用場(chǎng)所周圍，如存在強(qiáng)干擾電磁場(chǎng)，還應(yīng)在模擬電路部分加屏蔽措施。圖6所示是用100 MHz內(nèi)部時(shí)鐘來(lái)對(duì)頻率為3MHz的正弦信號(hào)進(jìn)行采樣，同時(shí)設(shè)置DDC本振頻率為2．999 MHz，5階差分梳妝濾波器抽取因子為25 (即總抽取因子為25x2x2=100)所獲得的波形及頻譜圖。

若系統(tǒng)時(shí)鐘為100 MHz，總抽取率為100，則系統(tǒng)對(duì)下變頻信號(hào)的采樣率為l MHz，而數(shù)字下變頻后的信號(hào)頻率為l kHz。根據(jù)Nyquist采樣定理，使用1 MHz的采樣率對(duì)l kHz的信號(hào)進(jìn)行采樣，完全可以不失真地恢復(fù)原始信號(hào)，即信號(hào)應(yīng)當(dāng)出現(xiàn)在1kHz處。但是，為了能讓用戶直觀地從頻譜圖上讀出原始信號(hào)的頻率，可以在頻譜圖上顯示差頻頻率加上本振頻率后的信號(hào)頻譜圖，故本該出現(xiàn)在1 kHz處的信號(hào)，搬移到了3 MHz處，圖中的信號(hào)出現(xiàn)在了3000．015 kHz處，這與理論分析一致。

5 結(jié)束語(yǔ)
本系統(tǒng)除了ADC及電源轉(zhuǎn)換芯片外，全部采用BGA封裝，這種設(shè)計(jì)使得整個(gè)系統(tǒng)體積小巧，集成度高。系統(tǒng)的數(shù)字下變頻功能完全通過(guò)FPGA對(duì)數(shù)字下變頻器件的重新配置來(lái)實(shí)現(xiàn)，因而提高了系統(tǒng)的靈活性，解決了傳統(tǒng)數(shù)字接收機(jī)的缺點(diǎn)，體現(xiàn)了軟件無(wú)線電技術(shù)的優(yōu)越性。