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          一種2 Gsps數(shù)字示波器數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

          作者: 時(shí)間:2009-12-10 來(lái)源:網(wǎng)絡(luò) 收藏

          3 硬件設(shè)計(jì)
          3.1 目標(biāo)系統(tǒng)高速時(shí)鐘電路的設(shè)計(jì)
          通過(guò)LMX2531的標(biāo)準(zhǔn)的三線串行接口(CLK,DATA,LE)對(duì)其編程,以控制LMX2531能夠輸出期望的頻率。時(shí)鐘輸出頻率大小的計(jì)算公式為:
          fout=N×(OSCin/R) (1)
          其中,N=Ninteger+Nfractional(包括整數(shù)和小數(shù)兩部分),Ninteger的值即為Ⅳ分頻器的值,Nfractional的值包括NUM和DEN兩部分的值,R代表R分頻器的值,OSCin為參考時(shí)鐘輸入值。R分頻器的值可以由用戶在1,2,4,8,16,32中任選一個(gè),而且參考時(shí)鐘輸入OSCin和輸出頻率fout也是用戶自己決定的。根據(jù)設(shè)計(jì)要求,確定各個(gè)寄存器的具體取值,將計(jì)算好的數(shù)據(jù)寫入芯片內(nèi)的11個(gè)24位控制寄存器,從而得到ADC需要的1 GHz的時(shí)鐘。
          3.2 AT84AD001工作模式的設(shè)置
          AT84AD001的工作時(shí)序如圖2所示。I,Q通道ADC都使用I通道輸入模擬信號(hào),I通道工作時(shí)鐘頻率為1 GHz,Q通道的工作時(shí)鐘與I通道工作時(shí)鐘同頻反相,在這種模式下,通過(guò)兩個(gè)實(shí)時(shí)采樣率為1 的ADC按照交替方式并行采樣,將得到的數(shù)據(jù)按照一定的輸出格式拼合成2 的數(shù)據(jù)流。

          3.3 FPGA內(nèi)部邏輯模塊介紹
          FPGA內(nèi)部邏輯模塊主要包括:
          1)時(shí)基電路模塊:接收AT84AD001的輸出數(shù)據(jù)同步鎖存時(shí)鐘作為FPGA內(nèi)部的工作時(shí)鐘,并且為提供時(shí)間基準(zhǔn)尺度。
          2)數(shù)據(jù)采集接口、存儲(chǔ)接口模塊:利用
          FPGA的串行收發(fā)器SERDES(Serializer/Deserializer)和動(dòng)態(tài)相位對(duì)準(zhǔn)DPA(Dynamic Phase Alignment)電路接收LVDS格式、1 Gbps速率的差分?jǐn)?shù)據(jù)流,并且對(duì)其降頻,然后根據(jù)差分通道和ADC數(shù)據(jù)位的對(duì)應(yīng)順序以及接收器數(shù)據(jù)的輸出格式,設(shè)計(jì)恢復(fù)電路,將64位的數(shù)據(jù)按采樣點(diǎn)的格式恢復(fù)為8個(gè)采樣點(diǎn),最后在FPGA與片外存儲(chǔ)器之間建立數(shù)據(jù)存儲(chǔ)接口,將數(shù)據(jù)按照一定的速率和格式寫入片外存儲(chǔ)器。
          3)采集控制模塊:利用采集狀態(tài)機(jī),配合軟件系統(tǒng)完成對(duì)整個(gè)采集過(guò)程進(jìn)行管理,按照設(shè)定的預(yù)觸發(fā)和后觸發(fā)數(shù)據(jù)量完成成整個(gè)采集工程。
          4)觸發(fā)控制模塊:用來(lái)實(shí)現(xiàn)信號(hào)特征點(diǎn)的捕捉及波形顯示的同步。
          5)計(jì)算系統(tǒng)接口模塊:完成FPGA和DSP之間的通信。
          其中,采集狀態(tài)機(jī)作為采集控制模塊的核心,負(fù)責(zé)整個(gè)數(shù)據(jù)采集過(guò)程的控制,具有舉足輕重的地位。它是一個(gè)用VHDL語(yǔ)言編制的狀態(tài)機(jī),其狀態(tài)轉(zhuǎn)換如圖3所示。圖3中狀態(tài)轉(zhuǎn)換所涉及的采集狀態(tài)說(shuō)明如表1所示。

          4 監(jiān)控軟件設(shè)計(jì)
          為了便于測(cè)試整個(gè)硬件的工作,在DSP中編制了簡(jiǎn)單的監(jiān)控程序,程序流程圖如圖4所示。首先,DSP調(diào)用時(shí)鐘芯片和ADC的初始化程序,完成對(duì)高速時(shí)鐘電路和采集電路的初始化,使其工作在目標(biāo)系統(tǒng)所需要的工作模式下;然后發(fā)出采集開(kāi)始命令,進(jìn)入采集過(guò)程;延遲一段時(shí)間以后,查詢采集結(jié)束標(biāo)志;當(dāng)?shù)弥杉^(guò)程結(jié)束時(shí),便從RAM中讀取波形數(shù)據(jù),經(jīng)過(guò)分析處理后送去顯示。



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