AD7656-1菊花鏈的多通道數(shù)據(jù)采集接口設計

2．2 AD7656-1菊花鏈的配置
AD7656-1要工作在菊花鏈方式，其數(shù)據(jù)輸出必須設置為串口模式，且在串口模式下，AD7656-1必須配置成硬件模式。所謂的硬件模式是通過對器件引腳的固定連接，確定AD7656-1 芯片唯一的工作方式，此時AD7656－1也不能配置成軟件工作模式了。AD7656－1菊花鏈配置的主要原則如下：
①在多片級聯(lián)的AD76561中，位于級聯(lián)最遠端的芯片不能配置為菊花鏈工作模式，即其DCEN引腳置低電平(數(shù)字地)；但其下流數(shù)據(jù)鏈的每片AD7656-1必須配置為菊花鏈工作模式，即DCEN引腳都要置邏輯高電平(VDRIVE)。
②SEL A、SEL B、SEL C對應使能DOUT A、DOUT B、DOUT C串口輸出口。要選用DOUT X串行輸出口，就置對應的SEL X為邏輯高電平，其余不用的SEL引腳必須置邏輯低電平。圖3(a)、(b)、(c)為1～3個串行輸出口的引腳配置。(圖中“NC”表示未連接)

③菊花鏈中的每片AD7656-1的串行數(shù)據(jù)輸入／輸出(DCIN X／DOUT X)必須遵循同一配置，即有幾個DCIN輸入就有幾個DOUT輸出。
④菊花鏈中的每塊AD7656-1的CONVST X(X=A、B、C)都要接主控處理器發(fā)送來的CONVERT信號，即配置為每塊AD7656-1的V1～V6通道同時采樣。

3 AD7656-1菊花鏈與S3C2410A接口設計
3．1 硬件電路設計
采用2片 AD7656-1配置成菊花鏈，可實現(xiàn)12通道同時采樣，數(shù)據(jù)通過DOUT A口輸出，S3C2410A用同步串行接口0(SPIO)接收數(shù)據(jù)，如圖4所示。S3C2410A的GPEll引腳實現(xiàn)片上同步串行接口SPlO的 MISO功能，GPEl3(SCK)引腳實現(xiàn)SPIO接口的同步時鐘輸出，GPFO引腳配置為中斷EINTO輸入并與AD7656-1(1)的BUSY腳相連；GPBO設置為PWM輸出，GPG9引腳沒置為通用輸出口，分別作為AD7656-1(1)和AD7656-1(2)的CONVST和CS的控制信號輸入。AD7656-1連接外圍電路時，必須對關鍵引腳進行必要的設置：AD7656-1(1)、AD7656-l(2)的DVCC、AVCC、 VDRIVE、REFIN／OUT和VSS引腳須并聯(lián)一個1 μF的去耦電容；為了與S3C2410A的3．3 V的接口匹配，VDRIVE接+3 V電源；STBY接VDRIVE，選擇正常模式；RANGE接地表示選擇輸入范圍±10V；H／s接數(shù)字地選擇為硬件配置；SER／PAR接 VDRIVE，RD接數(shù)字地，選擇為串行模式。AD7656-1(1)的DCEN接VDRIVE，配置為菊花鏈模式，且SEL A接VDRIVE，SEL B、C，DCIN A、B、C接數(shù)字地；AD7656-1(2)的DCEN接數(shù)字地，配置為非菊花鏈模式，且SEL A接VDRIVE，SEL B、C，DCIN B、C接數(shù)字地。具體配置如圖5所示。