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          Xilinx 20nm All Programmable UltraScale產(chǎn)品系列現(xiàn)已面世

          —— Xilinx將業(yè)界最大容量器件翻番,達到創(chuàng)紀錄的440萬個邏輯單元
          作者: 時間:2013-12-12 來源:電子產(chǎn)品世界 收藏

            1. 于2013年12月10日發(fā)布什么消息?
            今天宣布推出20nm All Programmable ™產(chǎn)品系列,并配套提供產(chǎn)品技術(shù)文檔和Vivado®設(shè)計套件支持。繼2013年11月首款20nm芯片發(fā)貨后,繼續(xù)積極推動器件系列發(fā)貨進程。該器件系列采用業(yè)界唯一的級可編程架構(gòu)以及Vivado 增強型設(shè)計套件和UltraFast™設(shè)計方法,提供了可媲美級的性能優(yōu)勢。

          本文引用地址:http://www.ex-cimer.com/article/198514.htm

            此外,賽靈思還宣布了一項新紀錄,作為產(chǎn)品系列之一,賽靈思此次推出的Virtex® VU440® UltraScale™器件,將業(yè)界最大容量器件的容量翻番,達到440萬個邏輯單元。Virtex VU440 UltraScale器件的推出, 讓賽靈思在器件密度方面的優(yōu)勢從28nm的2倍提升到20nm的4倍,容量超過了所有其他任何可編程器件。

            2. 賽靈思實現(xiàn)的系統(tǒng)級性能和集成度提升1.5倍到2倍,領(lǐng)先整整一代。這具體是什么含義?
            分析賽靈思采用20nm工藝推出的UltraScale器件的特性和功能,我們看到競爭對手需要發(fā)展到14nm工藝節(jié)點才能與賽靈思目前的水準持平。主要對比如下:

           

          Xilinx

          Competitor

          Ahead

          邏輯單元數(shù)量

          440

          110

          4

          背板收發(fā)器傳輸速率

          33 Gb/s

          17 Gb/s

          2

          28G收發(fā)器相容

          支持28G芯片到芯片和芯片光纖

          N/A

          DSP slice數(shù)量

          5,000

          3,300

          1.5

          收發(fā)器數(shù)量

          104

          96

          N/A

          提供高達5233G收發(fā)器

          提供16個支持28G發(fā)

          N/A

          IO數(shù)量

          1,456

          768

          2

            3. ASIC級UltraScale架構(gòu)能為賽靈思FPGA、3D IC和SoC帶來哪些優(yōu)勢?
            該架構(gòu)在布線、類似ASIC時鐘分布、邏輯架構(gòu)以及針對關(guān)鍵路徑優(yōu)化的重要模塊級創(chuàng)新等方面具有明顯的優(yōu)勢。這些增強功能可以滿足客戶在海量數(shù)據(jù)流、I/O帶寬以及實時數(shù)據(jù)包、 DSP和圖像處理等方面更高性能設(shè)計的要求。UltraScale架構(gòu)創(chuàng)新技術(shù)與Vivado設(shè)計套件結(jié)合使用,可在不降低性能的前提下實現(xiàn)90%以上的器件利用率。

            首批Kintex®和Virtex® UltraScale器件的推出將進一步擴展賽靈思的All Programmable產(chǎn)品系列。

            4. UltraScale架構(gòu)如何應(yīng)對海量數(shù)據(jù)流挑戰(zhàn)?
            新一代布線方案 - UltraScale新一代互連架構(gòu)與Vivado設(shè)計套件進行了協(xié)同優(yōu)化,在可編程邏輯布線方面取得了真正的突破。賽靈思將精力重點放在了解和滿足新一代應(yīng)用對于海量數(shù)據(jù)流、多Gb智能包處理、多Tb吞吐量以及低時延方面的要求。通過分析得出的結(jié)論,就是在這些數(shù)據(jù)速率下,互連問題已成為影響系統(tǒng)性能的頭號瓶頸。UltraScale布線架構(gòu)可大幅降低高性能高吞吐量設(shè)計的布線擁塞問題。結(jié)論顯而易見:只要設(shè)計合適,布局布線就沒有問題。

            類似ASIC時鐘功能 - UltraScale架構(gòu)通過解決時鐘偏移、大量總線布局以及系統(tǒng)功耗管理等基礎(chǔ)問題,實現(xiàn)極高的新一代系統(tǒng)速率,有效應(yīng)對海量數(shù)據(jù)流挑戰(zhàn)。憑借UltraScale類似ASIC的多區(qū)域時鐘功能,設(shè)計人員可以將系統(tǒng)級時鐘放置在最佳位置(幾乎可以是芯片上的任何位置),使系統(tǒng)級時鐘偏移大幅降低達50%。較低的時鐘偏移可提高整體系統(tǒng)時序容限,支持更高系統(tǒng)頻率。

            邏輯基礎(chǔ)設(shè)施增強 - UltraScale架構(gòu)提供增強型可配置邏輯塊(CLB),能最有效地利用可用資源,從而減少整體互聯(lián)或線長?,F(xiàn)有CLB結(jié)構(gòu)的所有區(qū)域都經(jīng)過分析,探索如何更有效地利用組件。增強功能均支持Vivado軟件工具在CLB上放置更多通常不相干的組件,從而打造出一款運行性能高、功耗盡可能低、具有高整體器件利用率的緊湊設(shè)計方案。

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