遠(yuǎn)程心電醫(yī)療信號(hào)監(jiān)測(cè)系統(tǒng)設(shè)計(jì)

NiosⅡ處理器采用Avalon交換式總線，該總線是Altera開發(fā)的一種專用的內(nèi)部連線技術(shù)。Avalon交換式總線由SOPC Builder自動(dòng)生成，是一種用于系統(tǒng)處理器、內(nèi)部模塊以及外設(shè)之間的內(nèi)聯(lián)總線。Avalon交換式總線使用最少的邏輯資源來(lái)支持?jǐn)?shù)據(jù)總線的復(fù)用、地址譯碼、等待周期的產(chǎn)生、外設(shè)的地址對(duì)齊、中斷優(yōu)先級(jí)的指定以及高級(jí)的交換式總線傳輸。

3.2 心電信號(hào)采集調(diào)理模塊設(shè)計(jì)

對(duì)ECG信號(hào)采集采用模塊化的設(shè)計(jì)方式，主要由前端的導(dǎo)聯(lián)傳感器、信號(hào)濾波放大調(diào)理電路和A／D采樣電路組成。人體心電信號(hào)的主要頻率范圍為0.05～100 Hz，幅度約為0～4 mV，信號(hào)十分微弱。同時(shí)心電信號(hào)中通?；祀s有其他生物電信號(hào)，加之體外以50 Hz工頻干擾為主的電磁場(chǎng)干擾，使得心電噪聲背景較強(qiáng)，測(cè)量條件比較復(fù)雜。為了不失真地檢測(cè)出有臨床價(jià)值的心電信號(hào)，信號(hào)濾波與放大調(diào)理部分主要由一下幾個(gè)電路組成：前置放大電路、高低通濾波電路、陷波電路與A／D轉(zhuǎn)換電路，電路原理圖如圖2所示。

首先心電導(dǎo)聯(lián)采集過(guò)來(lái)的微弱心電信號(hào)通過(guò)前置放大電路進(jìn)行放大，此部分包括右腿驅(qū)動(dòng)以抑制共模干擾、屏蔽線驅(qū)動(dòng)以消除引線干擾，增益設(shè)成10倍左右。設(shè)計(jì)前置放大采用美國(guó)模擬器件公司生產(chǎn)的醫(yī)用放大器AD620。AD620由傳統(tǒng)的三運(yùn)算放大器發(fā)展而成，為同相并聯(lián)差動(dòng)放大器的集成。其具有電源范圍寬(±2.3～±18 V)，設(shè)計(jì)體積小，功耗低(最大供電電流僅1.3 mA)的特點(diǎn)，因而適用于低電壓、低功耗的應(yīng)用場(chǎng)合。此外還具有有較高的共模抑制比，溫度穩(wěn)定性好，放大頻帶寬，噪聲系數(shù)小等優(yōu)點(diǎn)。放大后的信號(hào)經(jīng)濾波、50 Hz陷波處理后再進(jìn)行二次放大，后級(jí)增益設(shè)成100倍左右。由于ECG信號(hào)幅度最大就幾mV，而A／D轉(zhuǎn)換中輸入信號(hào)的幅度要求在1 V以上，所以總增益設(shè)成1 000倍左右。其中，濾波采用壓控電壓源二階高(低)通濾波電路，用于消除0.05～100 Hz頻帶以外的肌電等干擾信號(hào)，工頻中的其余高次諧波也可被濾除掉。同時(shí)，采用有源雙T帶阻濾波電路進(jìn)一步抑制50 Hz工頻干擾。
A／D采樣芯片采用TI公司的8位串行芯片TLC549，該芯片采用SPI接口，僅用三條線即可實(shí)現(xiàn)采集控制和數(shù)據(jù)傳輸；具有4 MHz的片內(nèi)系統(tǒng)時(shí)鐘和軟、硬件控制電路，轉(zhuǎn)換時(shí)間小于17μs，采樣速率達(dá)40kS／s；采用差分基準(zhǔn)電壓技術(shù)這個(gè)特性，TLC549可能測(cè)量到的最小量值達(dá)1 000 mV／256，也就是說(shuō)0～1 V信號(hào)不經(jīng)放大也可以得到8位的分辨率。

3.3 數(shù)據(jù)采集控制器設(shè)計(jì)

為了得到經(jīng)過(guò)前端TLC549芯片轉(zhuǎn)換的心電信號(hào)，必須設(shè)計(jì)一個(gè)數(shù)據(jù)采集控制器，實(shí)現(xiàn)對(duì)AD芯片的控制與數(shù)字化心電數(shù)據(jù)的獲取。該控制器根據(jù)TLC549芯片的工作時(shí)序與后端數(shù)據(jù)處理的需要，采用VerilogHDL自行設(shè)計(jì)。該控制器具有多路采集的特點(diǎn)。

在自TLC549的I／O CLOCK端輸入8個(gè)外部時(shí)鐘信號(hào)期間需要完成以下工作：讀入前次A／D轉(zhuǎn)換結(jié)果；對(duì)本次轉(zhuǎn)換的輸入模擬信號(hào)采樣并保持；啟動(dòng)本次A／D轉(zhuǎn)換。則一路采集時(shí)間為：0.5μs×(3+8×2+1)=10μs，而芯片轉(zhuǎn)換時(shí)間小于17μs，則整個(gè)過(guò)程時(shí)間花費(fèi)為27μs。為了有效的利用該控制器，在一路A／D轉(zhuǎn)換期間，同時(shí)進(jìn)行另外一路A／D采樣，這樣就可以在40μs時(shí)間內(nèi)完成對(duì)四路信號(hào)的采集，大大提高了工作效率。同時(shí)，設(shè)計(jì)中還加入了一個(gè)FSM信號(hào)來(lái)控制采樣時(shí)間，從而適應(yīng)不同頻率信號(hào)的采樣頻率。AD芯片的時(shí)序仿真圖如圖3所示。

Din為采集數(shù)據(jù)的串行輸入，時(shí)鐘由系統(tǒng)時(shí)鐘通過(guò)分頻系數(shù)得到。設(shè)計(jì)中，設(shè)置了fsm作為采樣控制時(shí)鐘，這樣可以根據(jù)需要來(lái)調(diào)整采樣速率。由于進(jìn)行一次AD采樣的時(shí)間很短，無(wú)論采用查詢還是中斷直接讀取都是不現(xiàn)實(shí)的，這就需要利用緩沖設(shè)計(jì)，通過(guò)把N次轉(zhuǎn)換的數(shù)據(jù)暫存在緩沖存儲(chǔ)器中來(lái)降低中斷次數(shù)。為了取得連續(xù)和正確的采集數(shù)據(jù)，實(shí)現(xiàn)無(wú)縫緩沖，鑒于FPGA設(shè)計(jì)的靈活性，本設(shè)計(jì)采用了雙緩沖存儲(chǔ)的乒乓操作結(jié)構(gòu)。本設(shè)計(jì)通過(guò)將AD采樣時(shí)序控制器交替存儲(chǔ)在兩個(gè)512 B的雙口RAM(DPRAM)中實(shí)現(xiàn)數(shù)據(jù)的緩存，當(dāng)其中一個(gè)DPRAM1存儲(chǔ)滿后即轉(zhuǎn)為存儲(chǔ)到另一個(gè)DPRAM2中并產(chǎn)生一次中斷，這樣在控制器寫數(shù)據(jù)到DPRAM2中時(shí)系統(tǒng)將有非常充足的時(shí)間將DPRAM1中的數(shù)據(jù)取出。