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          數(shù)字電路(fpga/asic)設(shè)計(jì)入門(mén)之靜態(tài)時(shí)序分析

          作者: 時(shí)間:2016-04-20 來(lái)源:網(wǎng)絡(luò) 收藏

            分析簡(jiǎn)稱(chēng)STA(Static Timming Analysis),它提供了一種針對(duì)大規(guī)模門(mén)級(jí)電路進(jìn)行時(shí)序驗(yàn)證的有效方法。它指需要更具電路網(wǎng)表的拓?fù)?,就可以檢查電路設(shè)計(jì)中所有路徑的時(shí)序特性,測(cè)試電路的覆蓋率理論上可以達(dá)到100%,從而保證時(shí)序驗(yàn)證的完備性;同時(shí)由于不需要測(cè)試向量,所以STA驗(yàn)證所需時(shí)間遠(yuǎn)小于門(mén)級(jí)仿真時(shí)間。但是,分析也有自己的弱點(diǎn),它無(wú)法驗(yàn)證電路功能的正確性,所以這一點(diǎn)必須由RTL級(jí)的功能仿真來(lái)保證,門(mén)級(jí)網(wǎng)表功能的正確性可以用門(mén)級(jí)仿真技術(shù),也可以用后面講到的形式驗(yàn)證技術(shù)。值得注意的是,分析只能有效地驗(yàn)證同步時(shí)序的正確性,對(duì)于大部分設(shè)計(jì)重可能包含地異步電路的時(shí)序驗(yàn)證,則必須通過(guò)門(mén)級(jí)仿真來(lái)保證其時(shí)序的正確性。由此我們可以得出這樣子的結(jié)論:靜態(tài)時(shí)序分析和門(mén)級(jí)時(shí)序仿真是從不同的側(cè)重點(diǎn)來(lái)分析電路以保證電路的時(shí)序正確,它們是相輔相成的。

          本文引用地址:http://www.ex-cimer.com/article/201604/289986.htm

            Synopsys公司的Prime time時(shí)序分析的工具,對(duì)設(shè)計(jì)電路進(jìn)行以下幾種分析:

            從主要的輸入端口到電路中所有觸發(fā)器

            從觸發(fā)器到觸發(fā)器

            從觸發(fā)器到主要輸出端口

            從主要的輸出端口到主要的輸出端口

            靜態(tài)時(shí)序分析工具把整個(gè)設(shè)計(jì)電路打散成上述四種類(lèi)型的時(shí)序路徑,分析不同路徑的時(shí)序信息,得到建立時(shí)間和保持時(shí)間的計(jì)算結(jié)果。當(dāng)然還有另外幾條路徑:如gated clock,DFF復(fù)位端的,具體可以參見(jiàn)PrimeTime的手冊(cè)。

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