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          三星投入DRAM 18nm制程研發(fā)
          
						
          
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				時間：2016-05-16
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          　　2016年三星電子(Samsung Electronics)于DRAM將以開發(fā)18奈米制程為其投資重點，DIGITIMES Research觀察，為克服DRAM 18奈米制程微縮所面臨的電容器(Capacitor)易倒塌、雜訊(Noise)增加、電荷外泄及曝光顯影變復雜等課題，三星將運用四重曝光顯影技術 (Quadruple Patterning Technology;QPT)與超微細導電膜形成技術，以維持其在DRAM技術的領先地位。
          本文引用地址：http://www.ex-cimer.com/article/201605/291147.htm

          　　三 星于DRAM 18奈米制程將運用自動對位QPT(Self Aligned QPT;SaQPT)方式，系自動對位雙重曝光顯影技術(Self Aligned Double Patterning Technology;SaDPT)的延伸，亦即進行兩次SaDPT，以達成不需增加光罩數(shù)的理想。
          

          　　不過，三星所采SaQPT仍需形成超 微細導電膜，故需追加原子層沉積(Atomic Layer Deposition;ALD)制程，及形成圖案所需的蝕刻與化學機械研磨(Chemical Mechanical Polishing;CMP)等制程，使得三星所采SaQPT成本將為單次曝光顯影技術的3.3倍。
          

          　　在超微細導電膜方面，由于以往系采用 分子單位的物質，來蒸鍍導電膜，然因分子單位下的粒子較大，不易形成均勻薄膜，為避免電子外泄，需蒸鍍較厚的導電膜，然此將導致電容器內的電荷儲存量減 少，三星改用原子物質來制作導電膜，可望克服此一問題，推動DRAM朝18奈米制程微縮。
          

          　　四重曝光顯影技術的主要制造流程
          

          　　
          

          

           
          

          　　資料來源：DIGITIMES整理，2016/4
          
				
            
                
			
							
          
                
			              
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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          關鍵詞：
            			            三星
                        DRAM
                        
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
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